相反，可以對64個乘法器的輸出進行去歸一化，成為公共指數，最大是64位指數。可以使用定點加法器電路對這些64路輸出求和，在加法樹的最后進行最 終的歸一化。如圖3所示，這一本地模塊浮點處理過程省掉了每一加法器所需要的臨時歸一化和去歸一化。即使是IEEE754浮點，最大指數基本決定了最終的 指數，因此，這種改變只是在計算早期進行指數調整。

但是，進行信號處理時，在計算最后盡可能以高精度來截斷結果才能獲得最佳結果。這種方法進位額外的尾數，補償了單精度浮點處理所需要的早期去歸一化次優方法，一般從27位到36位。采用浮點乘法器進行尾數擴展，因此，在每一步不需要對乘積進行歸一化。

注意，這一方法每個時鐘周期也會產生一個結果。GPU體系結構可以并行產生所有浮點乘法，但是不能高效的并行進行加法。之所以這樣是因為不同的內核必須通過本地存儲器傳輸數據，彼此實現通信，因此，不能靈活的連接FPGA體系結構。

這一方法產生的結果要比傳統IEEE754浮點結果精確得多，如表3的測量結果所示。BDTI的基準測試獲得了相似的結果。

　　表3：FPGA相對于IEEE754浮點更精確的結果。

使用Cholesky分解算法，實現大規模矩陣求逆，獲得了表3的結果。以三種不同的方法實現了相同的算法——在Matlab/Simulink中， 使用了IEEE754單精度浮點，在RTL單精度浮點處理中，使用融合數據通路方法，在Matlab中也使用了雙精度浮點。雙精度實現要比單精度實現精度 高十億倍(109)。

表3對比了Matlab單精度；RTL單精度和Matlab雙精度存在誤差，確認了融合數據通路方法的完整性。采用了這一方法來獲得輸出矩陣中所有復數元素的歸一化誤差以及矩陣元素的最大誤差。使用Frobenius范數計算了總誤差和范數：

請注意，由于范數包括了所有元素的誤差，因此，它要比每一誤差大很多。

而且，DSP Builder高級模塊庫和OpenCL工具流程都針對下一代FPGA體系結構，支持并優化目前的設計。由于體系結構創新和工藝技術創新，性能可以達到100峰值GFLOPs/W。

總結

高性能計算應用現在有新的處理平臺選擇。對于特殊類型的浮點算法，FPGA能夠提供低延時和較高的GFLOP/s。在幾乎所有應用中，FPGA都能夠實現優異的每瓦GFLOP/s。隨著下一代高性能計算優化FPGA的推出，這種優勢會更明顯。

Altera的OpenCL編譯器為GPU編程人員提供了幾乎無縫的方法來評估這一新處理體系結構的指標。Altera OpenCL符合1.2規范，提供全面的數據庫支持。它解決了傳統FPGA遇到的時序收斂、DDR存儲器管理以及PCIe主處理器接口等難題。

對于非GPU開發人員，Altera提供DSP Builder高級模塊庫工具流程，支持開發人員開發高Fmax定點或者浮點DSP設計，同時保持了基于Mathworks的仿真和開發環境的優點。要求 高效能工作流程的FPGA開發人員多年以來一直使用這一產品，與經驗豐富的FPGA開發人員相比，所實現的Fmax性能相同。