1. 引言

傳統的窄帶無線接收機，DVGA+抗混疊濾波器+ADC 鏈路的設計中，我們默認ADC 為高阻態，在仿真抗混疊濾波器的時候忽略ADC 內阻帶來的影響。但隨著無線技術的日新月異，所需支持的信號帶寬越來越寬，相應的信號頻率也越來越高，在這樣的情況下ADC 隨頻率變化的內阻將無法被忽視。為了取得較好的信號帶內平坦度，引入了ADC 前端匹配電路的設計，特別是對于non-input buffer的ADC在高負載抗混疊濾波器應用場景下，前端匹配電路的設計在超寬帶的應用中就更顯得尤為重要。本文將以ADS58H40為例介紹ADC前端匹配電路的設計。

2. Non-input buffer ADC 內阻特性及其等效模型

理想ADC 的輸入內阻應該是高阻態，即在前端抗混疊濾波器的設計中無需考慮ADC 內阻帶來的影響，但是實際ADC內阻并非無窮大并且會隨著頻率而發生改變。從輸入內阻的角度而言，ADC又可以被分為兩類，一個是有輸入buffer的ADC，輸入特性更趨向于理想ADC，內阻往往比較大；另一類就是沒有輸入buffer的ADC，它們的內阻在高頻不可忽略且隨頻率發生改變，但它們的功耗比前者要小。圖1為non-input buffer ADS58H40模擬輸入等效內阻模型。ADC模擬輸入端采樣保持電路本身所等效的阻抗網絡隨頻率的改變而變化；再加上ADC 采樣噪聲的吸收電路（glitch absorbing circuit）RCR 電路，它的存在改善了ADC 的SNR 和SFDR，但也使得ADC的內阻隨著頻率而越發變化。兩者效應疊加使ADC 的等效負載整體呈現容性。

圖2以ADS58H40為例給出了內阻隨頻率變化的曲線圖。A串聯模型，串聯模型中的串聯等效電阻值在Ohm量級。B并聯模型，并聯模型中的并聯等效電阻值在低頻（< 100MHz）的時候kOhm量級，但隨著輸入頻率不斷升高(>200MHz)，并聯等效電阻值會急劇下降到百歐姆級，使其相對于抗混疊濾波器ADC端負載不可忽略。而且不管是并聯模型還是串聯模型中的等效電容，也使得抗混疊濾波器ADC端負載特性偏離理想的阻性特征需要補償。

3. Non-input buffer ADC 前端匹配網絡拓撲架構

由于ADC 的等效內阻隨頻率變化而且在高頻時偏離理想高阻態，抗混疊濾波器ADC端負載阻抗的選擇就顯得尤為重要。理想ADC支持抗混疊濾波器的負載的任意選擇，完全沒有要求。但是內阻的變化，使得現實中ADC希望前端的抗混疊濾波器的負載阻抗可以比較小，即傳統50Ohm 抗混疊濾波器的設計，ADC的kOhm級的內阻相對于50Ohm而言可以忽略不計。但是現在越來越多的抗混疊濾波器需要100Ohm 的負載設計，以達到前端驅動級的最優工作狀態。圖5 以現在無線基站設計中常用的DVGA LMH6521 為例，為了使整個接收鏈路達到最優的線性性能，推薦使用100Ohm 的抗混疊濾波器。此時如果仍采用簡單的100Ohm 負載并聯在ADC 輸入端的做法，隨著輸入信號頻率的升高和輸入信號帶寬的增寬，ADC內阻非理想特性將越來越明顯，它會直接拉低ADC 側的100Ohm 負載，惡化信號的帶內平坦度。

為了統一抗混疊濾波器的設計以簡化其在不同平臺項目中的移植，希望ADC側（包括ADC 等效內阻和前端匹配電路）在整個信號帶寬中都呈現一致的阻抗特性例如圖3 應用中的100Ohm， 引入了ADC 前端匹配網絡如圖4 所示。

其中，
1) R1和R2是ADC側阻抗的主要組成部分，在假設ADC理想高阻特性的情況下，它即代表了ADC側的負載。由于ADC有限內阻和所需的匹配網絡，為了達到整體效果仍保持100Ohm負載狀態，R1和R2遠高于50Ohm的最優取值。R1和R2不僅決定了ADC輸入pin腳的實際共模電壓（VCM-Analog input common mode current*R1, ADC的性能SNR 和SFDR會隨著VCM的變化而發生些許改變，請參見datasheet圖22）；而且原本也是sampling glitch的低阻泄放路徑，所以不宜過大。R1和R2的取值原則為實現ADC端組合負載目標前提下的最小值，而且最大值不宜超過100Ohm。

2) R5和R6代表ADC輸入口串聯的5Ohm或者10Ohm的阻尼電阻，為的是衰減可能由bonding wire寄生電感引起的震蕩。