摘要：為了滿足 LED顯示技術(shù)對(duì)視頻源質(zhì)量更加嚴(yán)格的要求,本文提出了一種基于 HDMI的實(shí)時(shí)視頻/音頻傳輸系統(tǒng)，將 HDMI色深技術(shù)應(yīng)用到 LED顯示技術(shù)中，詳細(xì)介紹了視頻，音頻等系統(tǒng)的各個(gè)部分工作原理，分析了其可行性。  

1引言  

近年發(fā)展速度迅猛的全彩色 LED顯示屏,具有大尺寸、高亮度、高清晰度、高對(duì)比度的顯示效果以及比傳統(tǒng)顯示技術(shù)大得多的顏色復(fù)現(xiàn)能力的特點(diǎn)，憑借這些優(yōu)點(diǎn)使其在公眾多媒體顯示領(lǐng)域一枝獨(dú)秀。目前 LED顯示的單基色灰度級(jí)數(shù)已經(jīng)達(dá)到 8192或更高，這就使其對(duì)信號(hào)源的質(zhì)量要求更加嚴(yán)格。面對(duì)顯示面積不斷增大，顏色復(fù)現(xiàn)能力不斷增強(qiáng)的顯示終端，對(duì)高清晰度圖像的無(wú)損、實(shí)時(shí)傳輸系統(tǒng)提出了迫切需求。維持高畫質(zhì)的視頻，最好的方法便是從來(lái)源裝置傳輸未壓縮的影音數(shù)據(jù)流。IEEE 1394等界面標(biāo)準(zhǔn)只能傳輸壓縮影音數(shù)據(jù)，因此可能會(huì)降低畫面品質(zhì)。傳統(tǒng)的視頻接口已經(jīng)難以滿足 LED顯示技術(shù)的需求。2002年 Sony, Hitachi, Thomson (RCA), Philips, Matsushi(Panasonic),Toshiba，Silicon Image 為數(shù)字高清電視(HDTV)與消費(fèi)電子領(lǐng)域共同制定了下一代高清多媒體接口規(guī)范，并于 2002年12月 9日發(fā)布了 HDMI規(guī)范的 1.0版本。HDMI以 Silicon Image公司的高速數(shù)字 TMDS(Transition Minimized Differential Signaling) 技術(shù)，傳輸純數(shù)字內(nèi)容, 不壓縮數(shù)據(jù)，無(wú)需轉(zhuǎn)換從而實(shí)現(xiàn)了最佳的畫面與音響效果。2006年7月更新發(fā)布了HDMI1.3版本， HDMI 1.3將其單鏈接帶寬提高到 340 MHz，其色深由舊版本 HDMI 規(guī)范的 8 位色深提升至 10 位、12和 16 位（RGB或 YCbCr），能夠以無(wú)沉淀細(xì)節(jié)完美呈現(xiàn)十多億種色彩。  

２系統(tǒng)硬件設(shè)計(jì)  

本文設(shè)計(jì)傳輸分辨率為 720P(1280×720),刷新率為60HZ，30位 RGB色深的 HDMI數(shù)字信號(hào)，對(duì)信號(hào)解碼應(yīng)用于 LED顯示系統(tǒng)中。設(shè)計(jì)框圖如下：  

  


如上圖所示，系統(tǒng)采用光纖傳輸，這樣的設(shè)計(jì)有利于數(shù)字信號(hào)遠(yuǎn)距離傳輸，以滿足 LED屏幕顯示的工程需要。整個(gè)系統(tǒng)分為視頻源解碼，F(xiàn)PGA與 SDRAM的數(shù)據(jù)交換，數(shù)據(jù)幀通過(guò)光纖發(fā)送模塊的發(fā)送。  

３ 系統(tǒng)各部分組成原理  

3.1視頻源的解碼恢復(fù)  

系統(tǒng)使用的 HDMI信號(hào)的解碼出 30bit的視頻信號(hào)，Hsync(行同步)、Vsync（場(chǎng)同步），DE（數(shù)使能信號(hào)）和 Pclk（像素時(shí)鐘）。對(duì)于需要進(jìn)行分區(qū)掃描顯示的 LED顯示屏而言，一般只需接收芯片提供的Vsync、DE和 Pclk作為采集視頻數(shù)據(jù)的控制信號(hào)。跟據(jù) Vsync來(lái)界定一場(chǎng)圖像的起始點(diǎn)，DE來(lái)確定每行數(shù)據(jù)的起始點(diǎn)，在 LED顯示屏內(nèi)由 FPGA來(lái)完成整個(gè)顯示區(qū)域的掃描控制。系統(tǒng)選用的是 Explore公司生產(chǎn)EP907S，它是一款三端口輸出解碼芯片。支持 HDMI1.3a版本, 最高支持 36bitRGB色深表現(xiàn)，分辨率最支持 1080P（1920×1080），支持 8聲道的 IIS和 S/PDIF音頻格式傳輸，支持寬帶數(shù)字內(nèi)容保護(hù)HDCP（High Bandwidth Digital Content Protection）,內(nèi)置 HDMI控制器簡(jiǎn)化了外部 MCU控制。  

FPGA采集 HDMI象素?cái)?shù)據(jù)就是利用同步控制信號(hào)來(lái)進(jìn)行，在 FPGA內(nèi)部設(shè)計(jì)了一個(gè) HDMI數(shù)據(jù)接收模塊，這個(gè)模塊由一個(gè)寫緩沖區(qū)和寫緩沖區(qū)寫控制器構(gòu)成。寫緩沖區(qū)負(fù)責(zé)緩存采集的 30bit并行數(shù)據(jù)信號(hào)，然后以 60bit并行數(shù)據(jù)結(jié)構(gòu)寫入至片外 SDRAM中，故稱為寫緩沖區(qū)，它是由 Altera公司的 FPGA中自帶 M4K塊通過(guò)臺(tái) QuartusII設(shè)計(jì)平臺(tái)里面包含的 IP核配置成的，寫入數(shù)據(jù)為30bit，由寫時(shí)鐘進(jìn)行操作，讀取數(shù)據(jù)為60bit，由讀時(shí)鐘進(jìn)行操作；寫緩沖區(qū)寫控制器負(fù)責(zé)對(duì)寫緩沖區(qū)進(jìn)行寫入控制，它將決定寫緩沖區(qū)何時(shí)開(kāi)始寫操作，何時(shí)停止寫操作，寫入數(shù)據(jù)具體的寫入位置等，寫緩沖區(qū)寫控制器就是通過(guò) HDMI同步控制信號(hào)來(lái)實(shí)現(xiàn)以上這些功能，在每個(gè)Vsync高電平脈沖到來(lái)的時(shí)候，寫緩沖區(qū)寫控制器就會(huì)將寫緩沖區(qū)的寫入地址清零，待 DE處于高電平狀態(tài)時(shí)，就將寫緩沖區(qū)寫使能信號(hào)置為有效開(kāi)啟寫緩沖區(qū)的寫入功能，同時(shí)會(huì)以 Pclk為單位將寫緩沖區(qū)地址依次加“1”，DE處于低電平狀態(tài)時(shí)寫緩沖區(qū)寫使能信號(hào)變?yōu)闊o(wú)效寫緩沖區(qū)寫操作停止，此時(shí)以 Pclk為單位的寫地址產(chǎn)生操作也隨之停止。這樣在寫緩沖區(qū)寫控制器的控制下，寫緩沖區(qū)會(huì)及時(shí)將傳入的 30bit象素?cái)?shù)據(jù)緩存，保證視頻數(shù)據(jù)的完整存儲(chǔ).FPGA內(nèi)部模塊圖 2所示：  

  


3.2 片外存儲(chǔ)器  

作為數(shù)據(jù)中轉(zhuǎn)站的片外存儲(chǔ)器，不僅用于簡(jiǎn)單的數(shù)據(jù)存儲(chǔ)，更起到了調(diào)節(jié)平衡 FPGA發(fā)送端和接收端兩邊時(shí)鐘操作頻率的重要作用。以本文為例，HDMI發(fā)送1280×720@60Hz圖像  

格式的視頻數(shù)據(jù)，根據(jù)象素時(shí)鐘 Pclk計(jì)算公式得出 Pclk=1280×720×60×(1+0.3)≈  

71.8MHz，而每幀圖象的大小為 1280×720×30=2.4678Mbyte  

為滿足系統(tǒng)要求，本文選用比較經(jīng)濟(jì)的 SDRAM作為片外存儲(chǔ)器。具體為 SAMSUNG的 2片 K4S643232H-tc60,位寬為32bit，每片 SDRAM容量為8Mbyte。為實(shí)現(xiàn)實(shí)時(shí)圖象的連續(xù)傳輸，即在新的一幀寫入的同時(shí)上一幀也要同時(shí)讀出，這就要求內(nèi)存的位寬為視頻格式像素寬度的兩倍，即 30bit ×2=60bit,本設(shè)計(jì)采用2 片32 位的 64Mbit SDRAM組合成 64位位寬的數(shù)據(jù)總線,這樣就有兩條物理上的數(shù)據(jù)和指令通道，滿足系統(tǒng) 60bit帶寬要求, 在實(shí)際操作中,進(jìn)行大量連續(xù)數(shù)據(jù)讀操作時(shí),雙通道可以同時(shí)工作。進(jìn)行大量數(shù)據(jù)寫操作時(shí),先寫第一片SDRAM的一行,然后在快要寫完該行數(shù)據(jù)的時(shí)候?qū)Φ诙琒DRAM 進(jìn)行操作,將后面的數(shù)據(jù)寫入第二片 SDRAM中的同一行,這樣的效率將近是單片SDRAM 讀操作的兩倍.  

雖然讀緩沖區(qū)控制器和寫緩沖區(qū)控制器分別處于不同的 FPGA模塊之中，但由于其控制的緩沖區(qū)均是由 FPGA嵌入式 RAM――M4K RAM通過(guò) Quartus II硬件開(kāi)發(fā)平臺(tái)自帶的 IP核配置成雙端口RAM的形式產(chǎn)生的，而且兩個(gè)緩沖區(qū)功能上是一樣的，因此相應(yīng)的其控制器設(shè)計(jì)思路是一致的.圖 3為設(shè)計(jì)的寫緩沖區(qū)。  

  


3.3 數(shù)據(jù)發(fā)送部分  

整個(gè) FPGA發(fā)送端的核心控制模塊是數(shù)據(jù)幀產(chǎn)生模塊。這里的數(shù)據(jù)幀不是一般意義的圖像幀，數(shù)據(jù)幀設(shè)計(jì)的提出涉及到以太網(wǎng)技術(shù)的一個(gè)術(shù)語(yǔ)――MAC（Medium Access Control，介質(zhì)訪問(wèn)控制子層協(xié)議）的概念。MAC層面向以太網(wǎng)物理層，主要用來(lái)對(duì)用戶數(shù)據(jù)進(jìn)行打包、封裝并按照選定的數(shù)據(jù)接口時(shí)序要求進(jìn)行數(shù)據(jù)傳輸。MAC層按照規(guī)定的封裝結(jié)構(gòu)將數(shù)據(jù)打包形成一個(gè)個(gè)數(shù)據(jù)幀。根據(jù) IEEE 802.3標(biāo)準(zhǔn)規(guī)定的標(biāo)準(zhǔn)以太網(wǎng)數(shù)據(jù)幀結(jié)構(gòu)包括：前導(dǎo)碼（Preamble）、數(shù)據(jù)幀開(kāi)始標(biāo)識(shí)碼（Start Fream Delimite，SFD）、目標(biāo)和源 MAC層地址（Destination/Source MAC Address）、數(shù)據(jù)長(zhǎng)度/類型表示碼（Length/Type）、客戶端數(shù)據(jù)（MAC Client Data）、Pad碼以及幀檢查序列（Fream Check Sequence）共8個(gè)部分。  

針對(duì)實(shí)時(shí)視頻傳輸特點(diǎn)，對(duì)數(shù)據(jù)幀結(jié)構(gòu)的封裝結(jié)構(gòu)做了重新設(shè)計(jì)，撤銷了對(duì)于本系統(tǒng)沒(méi)有實(shí)際意義的目標(biāo)和源 MAC層地址、數(shù)據(jù)長(zhǎng)度/類型表示碼、Pad碼和幀檢查序列，使得數(shù)據(jù)幀結(jié)構(gòu)得到了極大的精簡(jiǎn)，傳輸效率也明顯提高。精簡(jiǎn)幀結(jié)構(gòu)如下。  

  


前導(dǎo)碼（Preamble）和數(shù)據(jù)幀開(kāi)始標(biāo)識(shí)碼（SDF）用于恢復(fù)數(shù)據(jù)鏈路與確定每個(gè)數(shù)據(jù)幀起始位置，在 Device id部分用戶可以自定義這一字節(jié)的具體含義，Sync Count記數(shù)值用于準(zhǔn)確恢復(fù)同步信號(hào)，應(yīng)注意保證記數(shù)溢處，本文選用 14bit可以保證數(shù)據(jù)不溢出，本文采用對(duì)幀計(jì)數(shù)的方式，一幅圖象由許多數(shù)據(jù)幀組成，定義一幅圖象的開(kāi)始的一幀數(shù)據(jù)為0000H，當(dāng)放送一幀的計(jì)數(shù)全為0 時(shí)，表示新的一幅圖象的開(kāi)始。從而恢復(fù)圖象的幀同步信息。由于本文視頻源的數(shù)據(jù)格式為 30 bit ,所以定義數(shù)據(jù)塊格式為 360×30 bit。由于以太網(wǎng)幀結(jié)構(gòu)中規(guī)定數(shù)據(jù)必須為字節(jié)的整數(shù)倍，固將數(shù)據(jù)轉(zhuǎn)換為450×24bit,即 5個(gè)字節(jié)存儲(chǔ) 4個(gè)單基色象素信息。以滿足物理層芯片的一個(gè)數(shù)據(jù)塊的長(zhǎng)度不能超過(guò) 1536個(gè)字節(jié)的要求。幀間隙IPG是必須的，物理層芯片在期間處于 Idle狀態(tài)進(jìn)行時(shí)鐘步。IEEE802.3規(guī)定 IPG其最小值為96個(gè)碼元時(shí)鐘,為了滿足要求。設(shè)計(jì)選定 120個(gè)時(shí)鐘碼元。  

精簡(jiǎn)的幀結(jié)構(gòu)的效率為（320×30）/（16+8+10+14+360×30+4×30）=98.46%。提高了幀傳輸?shù)男省?nbsp; 

FPGA發(fā)送端光纖物理層傳輸芯片――TLK2501具有 16bit并行數(shù)據(jù)總線寬度，最高  

2.5Gbps的數(shù)據(jù)傳輸帶寬，內(nèi)置 8B/10B的標(biāo)準(zhǔn)以太網(wǎng)編/解碼器。而系統(tǒng)需要的最大帶寬W=1280×720×60×30=1.65Gbit。可見(jiàn)物理層芯片可以滿足系統(tǒng)的要求。它通訊是由高速數(shù)據(jù)傳輸芯片控制模塊進(jìn)行控制的，這個(gè)模塊可以按照用戶自定義實(shí)現(xiàn)對(duì) TLK2501傳輸端所有運(yùn)行模式的控制。24bit/16bit轉(zhuǎn)換器的負(fù)責(zé)將數(shù)據(jù)幀轉(zhuǎn)換成物理層信片所需數(shù)據(jù)格式。 在本文背景下，對(duì)于芯片的操作比較簡(jiǎn)單，只是用到了它的最基本傳輸功能。在數(shù)據(jù)幀間隙期間，控制模塊置數(shù)據(jù)傳輸控制信號(hào)“TxEN（發(fā)送使能）=0，TxER（接收使能）=0”，數(shù)據(jù)接口TD[15:0]上任何信號(hào)均不會(huì)被放置在數(shù)據(jù)總線上，此時(shí)物理層傳輸芯片處于 IDLE狀態(tài)，用于芯片的時(shí)鐘同步；其余時(shí)間均為數(shù)據(jù)傳輸狀態(tài)，控制信號(hào)“TxEN=1，TxER=0”，數(shù)據(jù)接口TD[15:0]接收來(lái)自數(shù)據(jù)幀產(chǎn)生模塊的數(shù)據(jù)幀信號(hào)并輸出至物理層數(shù)據(jù)總線上。通過(guò)光纖發(fā)送模塊將數(shù)據(jù)發(fā)送到 LED接收控制端進(jìn)行數(shù)據(jù)的恢復(fù)。  

3.4音頻傳輸HDMI的一大特點(diǎn)就是在一根傳輸線中可以同時(shí)傳輸視頻和音頻信號(hào)。從 HDMI 規(guī)范  

1.0開(kāi)始，HDMI就定義了支持 Dolby Digital（包括 Dolby Digital EX）和 DTS（包括 DTS-ES）。HDMI 1.1 增加了支持 DVD-Audio 的功能，而 HDMI 1.2 增加了 SACD 功能。此外，HDMI（除 1.0 版外）都能夠傳輸 8 聲道192kHz、24 比特的無(wú)壓縮音頻，其效果優(yōu)于其它所有消費(fèi)音頻格式。因此，如果播放器能夠?qū)⒁纛l格式解碼為多聲道 PCM，那么就能夠以解碼 PCM 流的形式傳輸上述任何一種音頻格式。為了保證音頻數(shù)據(jù)完整傳輸，減少傳輸過(guò)程中信號(hào)的衰減，本文選用 S/PDIF音頻接口傳輸音頻信號(hào)。  

S/PDIF是“SONY/PHILIPS Digital Interface Format”的縮寫，它是由 SONY與PHILIPS公司在上世紀(jì) 80年代制訂的一種數(shù)字音頻信號(hào)傳輸標(biāo)準(zhǔn)，可以傳輸 LPCM流和 DolbyDigital、DTS這類數(shù)字音頻信號(hào).采用一根數(shù)碼線同時(shí)傳遞數(shù)據(jù)和時(shí)鐘，簡(jiǎn)化了連接。音頻數(shù)據(jù)字長(zhǎng)可以擴(kuò)展到 24位。常用的 SPDIF接口有光纖和同軸接口兩種。  

HDMI解碼芯片 EP907上具備 S/PDIF接口輸出，芯片內(nèi)部完成 S/PDIF信號(hào)的編碼，簡(jiǎn)化了外部配置，經(jīng)編碼后的音頻信號(hào)被發(fā)送到光纖發(fā)送模塊，本文選區(qū)的模塊為TOSHIBA 的TOTX173，將電信號(hào)轉(zhuǎn)換為光信號(hào)通過(guò)光纖傳輸，發(fā)送到 LED屏幕的接收控制系統(tǒng)進(jìn)行解碼。  

3 總結(jié)  

本文設(shè)計(jì)了一種基于 HDMI的視頻傳輸系統(tǒng)。提高了 LED顯示所需視頻信號(hào)源的質(zhì)量，音頻系統(tǒng)的加入，豐富了 LED屏幕的功能，考慮到 LED顯示技術(shù)的工程需要，采用光纖傳輸數(shù)據(jù)。減少在傳輸過(guò)程中信號(hào)的衰減，實(shí)現(xiàn)遠(yuǎn)距離傳輸。