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可替代晶振的PLL時鐘產(chǎn)生電路
- 時鐘產(chǎn)生電路(6438)
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求助，STM32G030F6P不能使用外部高速無源晶振嗎？
各位大神，我在給G030配置外部高速無源晶振之后，發(fā)現(xiàn)無法起振。電路圖就跟其他的項目一樣，很常規(guī)的一個配置。G030的datasheet里面也沒說不能使用外部高速無源晶振啊，但是在使用Cube進行
2024-03-21 08:15:29
STM32F407VGT6低速晶振采用外置的無源晶振32.768kHz,出現(xiàn)了大量的不起振怎么解決？
最近公司買進了一批新的馬來西亞生產(chǎn)的STM32F407VGT6單片機，低速晶振采用外置的無源晶振32.768kHz,出現(xiàn)了大量的不起振問題，在初始化配置階段一直在檢測標(biāo)志位的while循環(huán)里出不來,之前PHL標(biāo)識的單片機沒這個問題，請問低速晶振電路需要注意哪些點呢？
2024-03-18 06:36:45
STM32H723 RTC時鐘無法使用外部晶振是什么問題呢？
STM32H723 RTC 時鐘無法使用外部LSE晶振，使用LSE會初始化失敗，使用LSI則能正常工作，同樣的LSE配置在H743、H750上則是正常的，這是什么問題呢？MX配置如下：
2024-03-12 07:16:28
怎么判斷晶振是否起振？晶振不起振該怎么辦？
如果懷疑晶振不起振造成電路板上電不良，該如何進一步判定是晶振本身的不良呢?這一步的判定非常關(guān)鍵，因為若為晶振不振，就可以排除晶振與電路板不匹配造成電路板上電不良發(fā)生的假定。晶發(fā)電子以下介紹針對晶振
2024-03-06 17:22:17
晶振頻差不一樣，可以替換嗎？
,而實際的產(chǎn)品誤差值會更小。晶發(fā)電子實際測試數(shù)據(jù)顯示，行業(yè)標(biāo)準(zhǔn)為±30ppm，我司產(chǎn)晶振可實現(xiàn)±5ppm。
·溫度頻差
在不同的溫度范圍(-2070℃普通級/民用級晶振；-4085℃工業(yè)級晶振；-55
2024-03-04 13:48:39
晶振的外接電容值選擇不當(dāng)，會對電路產(chǎn)生什么影響？
如果晶振的外接電容值選擇不當(dāng)，可能會對電路產(chǎn)生以下影響 ：
1.頻率穩(wěn)定性： 電容值過小可能導(dǎo)致頻率穩(wěn)定性下降，容易受到外界因素的干擾。電容值過大可能會使頻率偏離標(biāo)稱值。
2.起振問題： 電容值
2024-03-04 11:33:16
什么是時鐘信號？數(shù)字電路的時鐘信號是怎么產(chǎn)生呢？
什么是時鐘信號？數(shù)字電路的時鐘信號是怎么產(chǎn)生呢？ 時鐘信號，也稱為時鐘脈沖，是用于同步數(shù)字電路中所有操作的基本信號。它提供了一個參考頻率，使得所有電路元件都能按照同樣的節(jié)奏進行工作。時鐘信號
2024-01-25 15:40:52
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請問M480的TRNG功能如何使用外部晶振做時鐘源？
請問M480的TRNG功能，如何使用外部晶振做時鐘源？我做了一個PCB，上面沒有32K晶振，貌似無法使用TRNG功能
2024-01-16 08:17:34
元器件經(jīng)驗分享-晶體與晶振對比分析
依賴外部電路來產(chǎn)生時鐘信號。使用晶體的芯片內(nèi)部通常都集成了振蕩電路。
晶振只需通電即可振蕩并輸出時鐘信號，因為其內(nèi)部已經(jīng)集成了振蕩電路。有時，晶體被稱作無源晶體，而晶振被稱作有源晶體，這種稱呼方式凸顯了
2024-01-04 11:54:47
ADE7878晶振不起振是為什么？
參考開發(fā)板畫的電路，工作模式通過跳線設(shè)為模式0，但是上電之后示波器測量晶振不起振，AVDD，DVDD和REF測量電壓為0，電路圖見附件，請問可能是什么原因？做了好幾塊板子都是這樣子（ADE7878的封裝是用ADI網(wǎng)站的軟件導(dǎo)出的，做了鋼網(wǎng)用機器焊接，顯微鏡下看的話焊點良好）
2023-12-27 07:13:36
可否直接使用LVPECL輸出的有源晶振交流耦合至AD的時鐘引腳？
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由于不希望增加時鐘管理芯片增加成本，可否直接使用低抖動的有源晶振 2v5/3v3的輸出如圖連接？
或者 ，可否直接使用LVPECL輸出的有源晶振交流耦合至AD的時鐘引腳？
2023-12-22 06:29:38
同步時兩片AD2S1210需采用同一個晶振，有源晶振與無源晶振會有影響嗎？
AD2S1210需采用同一個晶振，有源晶振與無源晶振會有影響嗎？
2、兩片ad2s1210（粗機與精機）數(shù)據(jù)讀取是先后對于數(shù)值的正確有影響嗎？
3、就是下面這個電路（附件中）通過SPI總線讀取數(shù)據(jù)的接法正確嗎？
謝謝！
2023-12-22 06:23:59
請問FPGA PLL產(chǎn)生的時鐘信號和AD9779A的數(shù)據(jù)時鐘信號的相位關(guān)系？
你們好，
我們正在使用AD9779A進行設(shè)計，有如下疑問：
（1） 使用AD9779A的數(shù)據(jù)時鐘信號（DATACLK）作為FPGA內(nèi)部PLL的參考時鐘，再用FPGA PLL產(chǎn)生的時鐘信號把數(shù)據(jù)
2023-12-20 07:12:27
ADAS1000晶振不起振的原因?
現(xiàn)有一個問題想請教一下，我使用ADAS1000-3搭配STM32進行單導(dǎo)心電電路的搭建，對ADAS1000進行初始化后用示波器測ADAS1000的外部晶振沒有信號，即沒有起振。請看一下ADAS1000外圍電路是否有問題，如有問題請指出，謝謝！
附件中是ADAS1000-3外圍電路部分。
2023-12-19 06:12:05
AD7760的主時鐘輸入是用晶振還是FPGA產(chǎn)生的脈沖？
以下問題：（三個AD7760同步采集信號）
1、AD7760的主時鐘輸入是用晶振還是FPGA產(chǎn)生的脈沖，（目前，我們用FPGA產(chǎn)生的時鐘）
2、每個AD7760的主時鐘共用一個緩沖器
2023-12-15 07:37:21
關(guān)于有源晶振的相位抖動和相位噪音
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在通信網(wǎng)絡(luò)、無線傳輸、ATM和SONET等高速系統(tǒng)中，時鐘或振蕩器波形的時序誤差會限制一個數(shù)字I/O接口的最大速率。不僅如此，它還會導(dǎo)致通信鏈路的誤碼率增大，甚至
2023-12-14 09:19:08
晶振電路的并聯(lián)電阻有什么用？
晶振電路的并聯(lián)電阻有什么用？
在晶振電路中，并聯(lián)電阻是一個重要的元件，它與石英晶體諧振器并聯(lián)連接。并聯(lián)電阻的作用主要有以下幾點：1.頻率調(diào)節(jié)
并聯(lián)電阻可以調(diào)節(jié)晶振電路的頻率。當(dāng)并聯(lián)電阻的值發(fā)生變化
2023-12-13 09:38:27
請問AD9956如果選擇直接用外部晶振時鐘，對晶振的頻率有要求嗎？
請問AD9956如果選擇直接用外部晶振時鐘，對晶振的頻率有要求嗎？一定要400M，還是只要不超過400M就可以，比如20M。謝謝！
2023-12-13 08:55:39
AD7768用無源晶振的時候晶振無法起振是為什么？
我在使用AD7768的過程中，clk_sel拉高，使用外部晶振或者LVDS，使用LVDS的時候采樣正常，但是用無源晶振的時候晶振無法起振，是不是除了clk_sel拉高之外還需要什么設(shè)置才會使用外部晶振
2023-12-11 08:22:54
使用AD7175-2芯片是外部晶振沒有起震，是不是軟件配置一下才行？
你好，請問一下在使用AD7175-2芯片是外部晶振沒有起震，是不是軟件配置一下才行？
這個是我查到的芯片接口圖：
這個芯片有內(nèi)部時鐘源和外部時鐘源兩種配置。
這個是時鐘寄存器配置
2023-12-11 08:21:11
AD2S1210時鐘輸入采用8.192MHZ的有源晶振，選擇晶振時對有源晶振的功率有什么要求？
設(shè)計時，AD2S1210的時鐘輸入采用8.192MHZ的有源晶振，選擇晶振時對有源晶振的功率有什么要求？？？一個有源晶振能不能給兩個AD2S1210芯片提供時鐘輸入？？？感謝！
2023-12-07 07:07:43
AD9361使用無源和有源晶振的區(qū)別是什么？
我們在使用AD9361的過程中發(fā)現(xiàn)，使用無源晶振會比使用有源晶振具備更好的帶外抑制，請問這是什么原因?qū)е碌?，要如何做調(diào)整，我們最終需要使用有源晶振。兩者輸出頻譜的效果如下：
有源晶振，偏離中心
2023-12-06 07:45:51
AD9913晶振無法起振是什么問題？如何解決？
使用外部無源晶振作為時鐘信號輸入，在晶振引腳測量不到振蕩波型，ref_CLK 和*REF_CLK引腳電壓為1.1V，SYNC_CLK也無時鐘波形，這是電路設(shè)計圖，請看看有什么問題？這個是各個引腳的電平高低（使用的是線性通信）
2023-12-01 06:29:57
求助，關(guān)于AD9910 PLL倍頻問題求解
83M（想先實現(xiàn)PLL倍頻功能，按濾波電路弄的個頻率），12倍頻倍到996M，SFR3[29:28]設(shè)為11，但REFCLK_OUT沒輸出（PLL使能設(shè)為1
了的），不知道是不是只有用晶振時才有輸出
2023-11-27 08:04:33
AD9249-65怎么外接晶振？
AD9249-65怎么外接晶振？有一個65M的晶振，如何接？問題二是差分信號線是否可以在VIVADO上面采集？問題三采集的時候是否需要input clk+和clk-？接多大的時鐘信號？以及多大的電壓？
2023-11-15 06:20:09
DFT如何產(chǎn)生PLL 測試pattern
DFT PLL向量，ATE怎么用？ 自動測試設(shè)備（ATE）對PLL（鎖相環(huán)）進行測試時，我們首先要明白PLL在系統(tǒng)級芯片（SoC）中的重要性。它是SoC中關(guān)鍵的時鐘或信號同步部件，其性能直接影響
2023-10-30 11:44:17662
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2023-10-23 10:10:20869
869FAQ0135 AT32MCU時鐘配置錯誤或晶振大小選擇錯誤導(dǎo)致異常
AT32MCU時鐘配置錯誤或晶振大小選擇錯誤導(dǎo)致異常在時鐘配置錯誤或晶振大小選擇錯誤的情況下，下載代碼到開發(fā)板導(dǎo)致無法繼續(xù)進行debug或再次下載的一系列異常情況
2023-10-23 07:12:15
可編程晶振詳解「工作原理、結(jié)構(gòu)、特點、應(yīng)用」
主要部分組成。其工作原理為：當(dāng)加電壓時，石英晶體就會產(chǎn)生振動，并產(chǎn)生電信號，此信號被檢測并數(shù)字化后，再通過處理器進行解調(diào)，最后輸出所需的頻率信號。
二、可編程晶振的結(jié)構(gòu)主要有以下幾個部分：
晶體：晶體
2023-10-14 17:38:14
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時鐘發(fā)生器由哪些部分組成？鎖相環(huán)pll的特點是什么？如何用硬件配置pll? 時鐘發(fā)生器是指通過特定的電路設(shè)計產(chǎn)生適合各種電子設(shè)備使用的時鐘信號的器件。時鐘發(fā)生器由多個部分組成，其中最核心的是鎖相環(huán)
2023-10-13 17:39:50443
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利用千兆位收發(fā)器和相關(guān)PLL中的功能來替代VCXO電路
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2023-09-15 10:08:09
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2023-09-12 17:06:49554
554用FPGA的鎖相環(huán)PLL給外圍芯片提供時鐘
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2023-09-02 15:12:341319
1319新唐無晶振USB解決方案應(yīng)用實例
振產(chǎn)生的問題，且為了因應(yīng)現(xiàn)代電子產(chǎn)品輕、薄、短、小的外型，推出了無晶振USB解決方案－內(nèi)建精準(zhǔn)48 MHz高精度高速 RC 震蕩器，可抗電源干擾且可即時進行同步校正，此方案讓客戶在電路設(shè)計過程中
2023-08-28 06:56:34
什么是時鐘電路 時鐘電路的原理和作用
時鐘電路的原理基于振蕩器和時序控制邏輯。振蕩器負(fù)責(zé)產(chǎn)生穩(wěn)定的周期性信號，而時序控制邏輯用于控制和同步各個電子組件的操作和通信。
常用的振蕩器包括晶體振蕩器、RC振蕩器和串?dāng)_鎖相環(huán)（PLL
2023-08-24 15:40:108076
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STM32F407VGT6低速晶振不起振的問題，請問低速晶振電路需要注意哪些點呢？
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2023-08-07 08:52:11
常見的時鐘產(chǎn)生電路有哪些 PLL/DLL電路的優(yōu)缺點
雙沿時鐘使得原本一個周期輸出/輸入一個數(shù)據(jù)的架構(gòu)，改變?yōu)橐粋€周期輸出/輸入兩個數(shù)據(jù)，這樣在不升高時鐘頻率的前提下，提升了信號的吞吐率，從而帶來「性能的提升」。
2023-08-05 09:50:512625
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如何建立一個簡單的PLL電路
本實驗活動介紹鎖相環(huán)(PLL)。PLL電路有一些重要的應(yīng)用，例如信號調(diào)制/解調(diào)（主要是頻率和相位調(diào)制）、同步、時鐘和數(shù)據(jù)恢復(fù)，以及倍頻和頻率合成。在這項實驗中，您將建立一個簡單的PLL電路，讓您對PLL操作有基本的了解。
2023-07-10 10:22:24789
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NUC029使用外部晶振無法起振是為什么？
使用內(nèi)部晶振程序是可以跑起來的，但是使用外部晶振，程序一直在等待，請問這是什么原因？（晶振使用的是12M無源晶振，不知道是不是有源無源的問題）
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2023-06-15 08:55:30
關(guān)于內(nèi)核時鐘配置函數(shù)的相關(guān)疑問求解
外部晶振是否正常運行，如果正常運行設(shè)置到外部晶振，然后設(shè)置PLL為50MHz,
如果晶振沒有正常運行設(shè)置PLL時鐘源為HIRC，同樣設(shè)置PLL到50MHz
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2023-06-15 06:17:09
晶振匹配電容的問題
我有一塊STM32U575的板子，沒焊外部高速晶振，本來上面標(biāo)著16兆晶振，四個腳的，我在淘寶上買了一些32M的晶振。
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2023-06-02 16:42:20
S32K3在ESD測試時保持運行，PLL_LOL時cpu時鐘可以切換到FIRC嗎？
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我們試圖通過改變GM_SET寄存器來提高晶振強度，但沒有任何改善。而我們嘗試設(shè)置DCMRWP3[9]為1，當(dāng)PLL_LOL時S32K不會復(fù)位，但mcu會停止，只有復(fù)位才能恢復(fù)。
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2023-05-30 06:49:01
能否使用10M有源時鐘替換24M外部晶振？
我這邊的應(yīng)用對MCU的時鐘有要求，無法使用24M的晶振，只能提供一個10M的有源時鐘。芯片手冊中沒有規(guī)定外部時鐘的最大值和最小值，只是寫了一個典型值24M。用戶手冊中提到了有幾個模塊是直接使用的外部時鐘，像vad、ptmr、usb等。請問能否用10M有源時鐘替換24M晶振？
2023-05-26 06:26:07
【CW32飯盒派開發(fā)板試用體驗】- 外部時鐘配置
學(xué)習(xí)下配置開發(fā)板的外部時鐘。
一、時鐘配置
開發(fā)板上使用的外部晶振是8M，配置PLL到64MHz系統(tǒng)時鐘。
1.1、開發(fā)板上的外部晶振
1.2、系統(tǒng)內(nèi)部時鐘圖
二、代碼
配置外部時鐘程序代碼
2023-05-11 11:35:34
在Proteus仿真中，單片機不接晶振和復(fù)位電路，是默認(rèn)為最小系統(tǒng)電路嗎？
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2023-04-24 17:38:27
IP CORE 之 PLL- ISE 操作工具
開發(fā)板外部擴展針，輸出頻率為100MHz和頻率為10Mhz的方波，并利用示波器進行測量。設(shè)計分析開發(fā)板的晶振為50MHz，F(xiàn)PGA內(nèi)部嵌入有PLL模塊。使用PLL模塊可以方便快速的產(chǎn)生100MHz
2023-04-06 16:04:21
用單片機的晶振電路產(chǎn)生信號和555計時器產(chǎn)生信號哪個更好呢？
用單片機的晶振電路產(chǎn)生信號和555計時器產(chǎn)生信號哪個更好呢？請說明理由
2023-04-04 16:29:43
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