MOS晶體管

金屬-氧化物-半導體(Metal-Oxide-SemIConductor)結構的晶體管簡稱MOS晶體管，有P型MOS管和N型MOS管之分。MOS管構成的集成電路稱為MOS集成電路，而PMOS管和NMOS管共同構成的互補型MOS集成電路即為CMOS-IC

MOSFET的結構

MOSFET是Metal-Oxide-SILICon Field Effect Transistor的英文縮寫，平面型器件結構，按照導電溝道的不同可以分為NMOS和PMOS器件。MOS器件基于表面感應的原理，是利用垂直的柵壓VGS實現對水平IDS的控制。它是多子（多數載流子）器件。用跨導描述其放大能力。MOSFET晶體管的截面圖如圖1所示在圖中，S＝Source，G=Gate,D=Drain。

NMOS和PMOS在結構上完全相像，所不同的是襯底和源漏的摻雜類型。簡單地說，NMOS是在P型硅的襯底上，通過選擇摻雜形成N型的摻雜區，作為NMOS的源漏區；PMOS是在N型硅的襯底上，通過選擇摻雜形成P型的摻雜區，作為PMOS的源漏區。如圖所示，兩塊源漏摻雜區之間的距離稱為溝道長度L，而垂直于溝道長度的有效源漏區尺寸稱為溝道寬度W。對于這種簡單的結構，器件源漏是完全對稱的，只有在應用中根據源漏電流的流向才能最后確認具體的源和漏。

器件的柵電極是具有一定電阻率的多晶硅材料，這也是硅柵MOS器件的命名根據。在多晶硅柵與襯底之間是一層很薄的優質二氧化硅，它是絕緣介質，用于絕緣兩個導電層：多晶硅柵和硅襯底，從結構上看，多晶硅柵-二氧化硅介質-摻雜硅襯底(Poly-Si--SiO2--Si)形成了一個典型的平板電容器，通過對柵電極施加一定極性的電荷，就必然地在硅襯底上感應等量的異種電荷。這樣的平板電容器的電荷作用方式正是MOS器件工作的基礎。

MOS管的模型
MOS管的等效電路模型及寄生參數如圖2所示。圖2中各部分的物理意義為：

（1）LG和RG代表封裝端到實際的柵極線路的電感和電阻。

（2）C1代表從柵極到源端N+間的電容，它的值是由結構所固定的。

（3）C2+C4代表從柵極到源極P區間的電容。C2是電介質電容，共值是固定的。而C4是由源極到漏極的耗盡區的大小決定，并隨柵極電壓的大小而改變。當柵極電壓從0升到開啟電壓UGS（th）時，C4使整個柵源電容增加10%～15%。

（4）C3+C5是由一個固定大小的電介質電容和一個可變電容構成，當漏極電壓改變極性時，其可變電容值變得相當大。

（5）C6是隨漏極電壓變換的漏源電容。

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MOS管輸入電容（Ciss）、跨接電容（Crss）、輸出電容（Coss）和柵源電容、柵漏電容、漏源電容間的關系如下：

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工作特點
柵極控制器件，源、漏擴散區為反偏pn結，外加電壓，器件不導通，處于隔離狀態；外加柵極電壓，直到電壓達到一個閾值（稱為閾值電壓VT），器件導通。

以SiO2為柵介質時，叫MOS器件，這是最常使用的器件形式。歷史上也出現過以Al2O3為柵介質的MAS器件和以 Si3N4為柵介質的MNS 器件，以及以SiO2+Si3N4為柵介質的MNOS器件，統稱為金屬-絕緣柵-半導體器件--MIS 器件。

以Al為柵電極時，稱鋁柵器件。以重摻雜多晶硅(Poly-Si) 為柵電極時， 稱硅柵器件。它是當前MOS器件的主流器件。 硅柵工藝是利用重摻雜的多晶硅來代替鋁做為MOS管的柵電極，使MOS電路特性得到很大改善，它使|VTP|下降1.1V，也容易獲得合適的VTN值并能提高開關速度和集成度。

硅柵工藝具有自對準作用，這是由于硅具有耐高溫的性質。柵電極，更確切的說是在柵電極下面的介質層，是限定源、漏擴散區邊界的擴散掩膜，使柵區與源、漏交迭的密勒電容大大減小，也使其它寄生電容減小，使器件的頻率特性得到提高。另外，在源、漏擴散之前進行柵氧化，也意味著可得到淺結。

鋁柵工藝為了保證柵金屬與漏極鋁引線之間有一定的間隔，要求漏擴散區面積要大些。而在硅柵工藝中覆蓋源漏極的鋁引線可重迭到柵區，這是因為有一絕緣層將柵區與源漏電極引線隔開，從而可使結面積減少30%~40%。

硅柵工藝還可提高集成度，這不僅是因為擴散自對準作用可使單元面積大為縮小，而且因為硅柵工藝可以使用“二層半布線”即一層鋁布線，一層重摻雜多晶硅布線，一層重摻雜的擴散層布線。由于在制作擴散層時，多晶硅要起掩膜作用，所以擴散層不能與多晶硅層交叉，故稱為兩層半布線．鋁柵工藝只有兩層布線：一層鋁布線，一層擴散層布線。硅柵工藝由于有兩層半布線，既可使芯片面積比鋁柵縮小50%又可增加布線靈活性。

當然，硅柵工藝較之鋁柵工藝復雜得多，需增加多晶硅淀積、等離子刻蝕工序，而且由于表面層次多，臺階比較高，表面斷鋁，增加了光刻的困難，所以又發展了以Si3N4作掩膜的局部氧化LOCOS--Local oxidation on SILICon (又稱為 MOSIC 的局部氧化隔離工藝Local Oxidation Isolation for MOSIC) ，或稱等平面硅柵工藝。

擴散條連線由于其電容較大，漏電流也較大，所以盡量少用，一般是將相應管子的源或漏區加以延伸而成。擴散條也用于短連線，注意擴散條不能跨越多晶硅層，有時把這層連線稱為“半層布線”。因硼擴散薄層電阻為30～120Ω/□，比磷擴散的R□大得多，所以硼擴散連線引入的分布電阻更為可觀，擴散連線的寄生電阻將影響輸出電平是否合乎規范值，同時也因加大了充放電的串聯電阻而使工作速度下降。因此，在CMOS電路中，當使用硼擴散條做連線用時要考慮到這一點。

當在NMOS的柵上施加相對于源的正電壓VGS時，柵上的正電荷在P型襯底上感應出等量的負電荷，隨著VGS的增加，襯底中接近硅-二氧化硅界面的表面處的負電荷也越多。其變化過程如下：當VGS比較小時，柵上的正電荷還不能使硅-二氧化硅界面處積累可運動的電子電荷，這是因為襯底是P型的半導體材料，其中的多數載流子是正電荷空穴，柵上的正電荷首先是驅趕表面的空穴，使表面正電荷耗盡，形成帶固定負電荷的耗盡層。

這時，雖然有VDS的存在，但因為沒有可運動的電子，所以，并沒有明顯的源漏電流出現。增加VGS，耗盡層向襯底下部延伸，并有少量的電子被吸引到表面，形成可運動的電子電荷，隨著VGS的增加，表面積累的可運動電子數量越來越多。這時的襯底負電荷由兩部分組成：表面的電子電荷與耗盡層中的固定負電荷。如果不考慮二氧化硅層中的電荷影響，這兩部分負電荷的數量之和等于柵上的正電荷的數量。當電子積累達到一定水平時，表面處的半導體中的多數載流子變成了電子，即相對于原來的P型半導體，具有了N型半導體的導電性質，這種情況稱為表面反型。

根據晶體管理論，當NMOS晶體管表面達到強反型時所對應的VGS值，稱為NMOS晶體管的閾值電壓VTN (Threshold voltage for N-channel transistor)。這時，器件的結構發生了變化，自左向右，從原先的 n+-p-n+結構，變成了n+-n-n+結構，表面反型的區域被稱為溝道區。在VDS的作用下，N型源區的電子經過溝道區到達漏區，形成由漏流向源的漏源電流。顯然，VGS的數值越大，表面處的電子密度越大，相對的溝道電阻越小，在同樣的VDS的作用下，漏源電流越大。

當VGS大于VTN，且一定時，隨著VDS的增加，NMOS的溝道區的形狀將逐漸的發生變化。在VDS較小時，溝道區基本上是一個平行于表面的矩形，當VDS增大后，相對于源端的電壓VGS和VDS在漏端的差值VGD逐漸減小，并且因此導致漏端的溝道區變薄，當達到VDS=VGS-VTN時，在漏端形成了VGD=VGS-VDS=VTN的臨界狀態，這一點被稱為溝道夾斷點，器件的溝道區變成了楔形，最薄的點位于漏端，而源端仍維持原先的溝道厚度。器件處于VDS=VGS-VTN的工作點被稱為臨界飽和點。

在逐漸接近臨界狀態時，隨著VDS的增加，電流的變化偏離線性，NMOS晶體管的電流-電壓特性發生彎曲。在臨界飽和點之前的工作區域稱為非飽和區，顯然，線性區是非飽和區中VDS很小時的一段。繼續在一定的VGS條件下增加VDS (VDS>VGS-VTN)，在漏端的導電溝道消失，只留下耗盡層，溝道夾斷點向源端趨近。由于耗盡層電阻遠大于溝道電阻，所以這種向源端的趨近實際上位移值?L很小，漏源電壓中大于VGS-VTN的部分落在很小的一段由耗盡層構成的區域上，有效溝道區內的電阻基本上維持臨界時的數值。因此，再增加源漏電壓VDS，電流幾乎不增加，而是趨于飽和。這時的工作區稱為飽和區。NMOS晶體管的電流—電壓特性曲線如圖3所示。

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事實上，由于?L的存在，實際的溝道長度L將變短，對于L比較大的器件，?L/L比較小，對器件的性能影響不大，但是，對于短溝道器件，這個比值將變大，對器件的特性產生影響。器件的電流-電壓特性在飽和區將不再是水平直線的性狀，而是向上傾斜，也就是說，工作在飽和區的NMOS器件的電流將隨著VDS的增加而增加。這種在VDS作用下溝道長度的變化引起飽和區輸出電流變化的效應，被稱為溝道長度調制效應。衡量溝道長度調制的大小可以用厄萊(Early)電壓VA表示，它反映了飽和區輸出電流曲線上翹的程度。

雙極性晶體管的輸出特性曲線形狀與MOS器件的輸出特性曲線相似，但線性區與飽和區恰好相反。MOS器件的輸出特性曲線的參變量是VGS ，雙極性晶體管的輸出特性曲線的參變量是基極電流IB。衡量溝道長度調制的大小可以用厄萊(Early)電壓VA表示，它反映了飽和區輸出電流曲線上翹的程度。

PMOS的工作原理與NMOS相類似。因為PMOS是N型硅襯底，其中的多數載流子是電子，少數載流子是空穴，源漏區的摻雜類型是P型，所以，PMOS的工作條件是在柵上相對于源極施加負電壓，亦即在PMOS的柵上施加的是負電荷電子，而在襯底感應的是可運動的正電荷空穴和帶固定正電荷的耗盡層，不考慮二氧化硅中存在的電荷的影響，襯底中感應的正電荷數量就等于PMOS柵上的負電荷的數量。當達到強反型時，在相對于源端為負的漏源電壓的作用下，源端的正電荷空穴經過導通的P型溝道到達漏端，形成從源到漏的源漏電流。同樣地，VGS越負(絕對值越大)，溝道的導通電阻越小，電流的數值越大。

NMOS一樣，導通的PMOS的工作區域也分為非飽和區，臨界飽和點和飽和區。當然，不論NMOS還是PMOS，當未形成反型溝道時，都處于截止區，其電壓條件是：

VGSVTP (PMOS)，

值得注意的是，PMOS的VGS和VTP都是負值。

以上的討論，都有一個前提條件，即當VGS=0時沒有導電溝道，只有當施加在柵上的電壓絕對值大于器件的閾值電壓的絕對值時，器件才開始導通，在漏源電壓的作用下，才能形成漏源電流。以這種方式工作的MOS器件被稱為增強型(enhancement mode)，又稱常關閉型(normally-off) MOS晶體管。所以，上面介紹的是增強型NMOS晶體管和增強型PMOS晶體管。

除了增強型MOS器件外，還有一類MOS器件，它們在柵上的電壓值為零時(VGS=0)，在襯底上表面就已經形成了導電溝道，在VDS的作用下就能形成漏源電流。這類MOS器件被稱為耗盡型(depletion mode)，又稱常開啟型(normally-on) MOS晶體管。

耗盡型MOS晶體管分為耗盡型NMOS晶體管和耗盡型PMOS晶體管。對于耗盡型器件，由于VGS=0時就存在導電溝道，因此，要關閉溝道將施加相對于同種溝道增強型MOS管的反極性電壓。對耗盡型NMOS晶體管，由于在VGS=0時器件的表面已經積累了較多的電子，因此，必須在柵極上施加負電壓，才能將表面的電子“趕走”。同樣地，對耗盡型PMOS晶體管，由于在VGS=0時器件的表面已經存在積累的正電荷空穴，因此，必須在柵極上施加正電壓，才能使表面導電溝道消失。

使耗盡型器件的表面溝道消失所必須施加的電壓，稱為夾斷電壓 VP (pinch-off)，顯然，NMOS的夾斷電壓VPN<0，PMOS的夾斷電壓VPP>0。耗盡型NMOS晶體管夾斷電壓VP的符號為負。增強型NMOS晶體管閾值電壓VT的符號為正。

耗盡型器件的初始導電溝道的形成主要來自兩個方面：①柵與襯底之間的二氧化硅介質中含有的固定電荷的感應；②通過工藝的方法在器件襯底的表面形成一層反型材料。顯然，前者較后者具有不確定性，二氧化硅中的固定正電荷是在二氧化硅形成工藝中或后期加工中引入的，通常是不希望存在的。后者則是為了獲得耗盡型MOS晶體管而專門進行的工藝加工，通常采用離子注入的方式在器件的表面形成與襯底摻雜類型相反(與源漏摻雜類型相同)的區域，例如，為獲得耗盡型NMOS管，在P型襯底表面通過離子注入方式注入Ⅴ價元素磷或砷，形成N型的摻雜區作為溝道。由于離子注入可以精確的控制摻雜濃度，因此器件的夾斷電壓值具有可控性。

綜上所述，MOS晶體管具有四種基本類型：增強型NMOS晶體管，耗盡型NMOS晶體管，增強型PMOS晶體管，耗盡型PMOS晶體管。在實際的邏輯電路應用中，一般不使用耗盡型PMOS晶體管。

MOS管的開通過程
開關管的開關模式電路如圖4所示，二極管可是外接的或MOS管固有的。開關管在開通時的二極管電壓、電流波形如圖5所示。在圖5的階段1開關管關斷，開關電流為零，此時二極管電流和電感電流相等；在階段2開關導通，開關電流上升，同時二極管電流下降。開關電流上升的斜率和二極管電流下降的斜率的絕對值相同，符號相反；在階段3開關電流繼續上升，二極管電流繼續下降，并且二極管電流符號改變，由正轉到負；在階段4，二極管從負的反向最大電流IRRM開始減小，它們斜率的絕對值相等；在階段5開關管完全開通，二極管的反向恢復完成，開關管電流等于電感電流。

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圖6是存儲電荷高或低的兩種二極管電流、電壓波形。從圖中可以看出存儲電荷少時，反向電壓的斜率大，并且會產生有害的振動。而前置電流低則存儲電荷少，即在空載或輕載時是最壞條件。所以進行優化驅動電路設計時應著重考慮前置電流低的情況，即空載或輕載的情況，應使這時二極管產生的振動在可接受范圍內。?

MOS晶體管的最高工作頻率
MOS晶體管的最高工作頻率被定義為：當對柵極輸入電容CGC的充放電電流和漏源交流電流的數值相等時，所對應的工作頻率為MOS晶體管的最高工作頻率。這是因為當柵源間輸入交流信號時，由源極增加(減少)流入的電子流，一部分通過溝道對電容充(放)電，一部分經過溝道流向漏極，形成漏源電流的增量。因此，當變化的電流全部用于對溝道電容充放電時，晶體管也就失去了放大能力。

MOS晶體管的跨導gm
MOS晶體管的跨導gm表示交流小信號時衡量MOS器件VGS對IDS的控制能力（VDS恒定）的參數，也是MOS晶體管的一個極為重要的參數。 (忽略溝道長度調制效應，λ=0，在以下分析中，如未出現λ參數，均表示λ=0的情況)。

MOS管的閾值電壓
MOS管的閾值電壓等于backgate和source接在一起時形成channel需要的gate對source偏置電壓。如果gate對source偏置電壓小于閾值電壓，就沒有channel。一個特定的晶體管的閾值電壓和很多因素有關，包括backgate的摻雜，電介質的厚度，gate材質和電介質中的過剩電荷。每個因素都會被簡單的介紹下。

Bakegate的摻雜是決定閾值電壓的主要因素。如果backgate越重摻雜，它就越難反轉。要反轉就要更強的電場，閾值電壓就上升了。MOS管的backgate摻雜能通過在gate dieleCTRIC表面下的稍微的implant來調整。這種implant被叫做閾值調整implant（或Vt調整implant）。

考慮一下Vt調整implant對NMOS管的影響。如果implant是由aCCeptors組成的，那么硅表面就更難反轉，閾值電壓也升高了。如果implant是由donors組成的，那么硅表面更容易反轉，閾值電壓下降。如果注入的donors夠多，硅表面實際上就反向摻雜了。這樣，在零偏置下就有了一薄層N型硅來形成永久的channel。隨著GATE偏置電壓的上升，channel變得越來越強的反轉。隨著GATE偏置電壓的下降，channel變的越來越弱，最后消失了。這種NMOS管的閾值電壓實際上是負的。這樣的晶體管稱為耗盡模式NMOS，或簡單的叫做耗盡型NMOS。相反，一個有正閾值電壓的的NMOS叫做增強模式NMOS，或增強型NMOS。絕大多數商業化生產的MOS管是增強型器件，但也有一些應用場合需要耗盡型器件。耗盡型PMOS也能被生產出來。這樣的器件的閾值電壓是正的。

耗盡型的器件應該盡量的被明確的標識出來。不能靠閾值電壓的正負符號來判斷，因為通常許多工程師忽略閾值電壓的極性。因此，應該說“閾值電壓為0.7V的耗盡型PMOS”而不是閾值電壓為0.7V的PMOS。很多工程師會把后者解釋為閾值電壓為-0.7V的增強型PMOS而不是閾值電壓為+0.7V的耗盡型PMOS。明白無誤的指出是耗盡型器件可以省掉很多誤會的可能性。

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為了區別不同的MOS管有很多特殊的符號。圖7就是這些符號。（符號A,B,E,F,G,和H被許多不同的作者使用）符號A和B分別是NMOS和PMOS管的標準符號。這些符號在工業界沒有被普遍使用；相反，符號C和D分別代表NMOS和PMOS。這些符號被設計的很像NPN和PNP管。這么做能突出MOS和雙極型電路之間基本的相似點。符號E和F用在backgates接到已知電位上時。每個MOS管都有一個backgate，所以它總得接到什么地方。符號E和F可能有點讓人看不懂，因為讀者必須自己推斷bakgate的接法。盡管如此，這些符號還是非常流行，因為他們使電路同看上去更易讀。符號G和H經常被用在耗盡型器件上，符號中從drain到source的粗線就表示了零偏置時的channel。符號I和J表示高電位drain的非對稱晶體管，符號K和L表示drain和source都是高電位的對稱晶體管。除了這些，MOS管還有其他很多電路符號；圖1.24僅僅是其中的一小部分。

電介質在決定閾值電壓方面也起了重要作用。厚電介質由于比較厚而削弱了電場。所以厚電介質使閾值電壓上升，而薄電介質使閾值電壓下降。理論上，電介質成分也會影響電場強度。而實際上，幾乎所有的MOS管都用純二氧化硅作為gate dieleCTRIC。這種物質可以以極純的純度和均勻性生長成非常薄的薄膜；其他物質跟它都不能相提并論。因此其他電介質物質只有很少的應用。（也有用高介電常數的物質比如氮化硅作為gate dielectric的器件。有些作者把所有的MOS類晶體管，包括非氧化物電介質，稱為insulated-gate field effect transistor（IGFET））

gate的物質成分對閾值電壓也有所影響。如上所述，當GATE和BACKGATE短接時，電場就出現在gate oxide上。這主要是因為GATE和BACKGATE物質之間的work function差值造成的。大多數實際應用的晶體管都用重摻雜的多晶硅作為gate極。改變多晶硅的摻雜程度就能控制它的work function。

GATE OXIDE或氧化物和硅表面之間界面上過剩的電荷也可能影響閾值電壓。這些電荷中可能有離子化的雜質原子，捕獲的載流子，或結構缺陷。電介質或它表面捕獲的電荷會影響電場并進一步影響閾值電壓。如果被捕獲的電子隨著時間，溫度或偏置電壓而變化，那么閾值電壓也會跟著變化。

閾值電壓的影響因素
第一個影響閾值電壓的因素是作為介質的二氧化硅(柵氧化層)中的電荷Qss以及電荷的性質。這種電荷通常是由多種原因產生的，其中的一部分帶正電，一部分帶負電，其凈電荷的極性顯然會對襯底表面產生電荷感應，從而影響反型層的形成，或者是使器件耗盡，或者是阻礙反型層的形成。Qss通常為可動正電荷。

第二個影響閾值電壓的因素是襯底的摻雜濃度。從前面的分析可知，要在襯底的上表面產生反型層，必須施加能夠將表面耗盡并且形成襯底少數載流子的積累的柵源電壓，這個電壓的大小與襯底的摻雜濃度有直接的關系。襯底摻雜濃度(QB)越低，多數載流子的濃度也越低，使襯底表面耗盡和反型所需要的電壓VGS越小。

所以，襯底摻雜濃度是一個重要的參數，襯底摻雜濃度越低，器件的閾值電壓數值將越小，反之則閾值電壓值越高。對于一個成熟穩定的工藝和器件基本結構，器件閾值電壓的調整，主要通過改變襯底摻雜濃度或襯底表面摻雜濃度進行。襯底表面摻雜濃度的調整是通過離子注入雜質離子進行。

第三個影響閾值電壓的因素是由柵氧化層厚度tOX決定的單位面積柵電容的大小。單位面積柵電容越大，電荷數量變化對VGS的變化越敏感，器件的閾值電壓則越小。

實際的效應是，柵氧化層的厚度越薄，單位面積柵電容越大，相應的閾值電壓數值越低。但因為柵氧化層越薄，氧化層中的場強越大，因此，柵氧化層的厚度受到氧化層擊穿電壓的限制。選用其他介質材料做柵介質是當前工藝中的一個方向。例如選用氮氧化硅 SiNxOy 替代二氧化硅是一個微電子技術的發展方向。正在研究其它具有高介電常數的材料，稱為高k柵絕緣介質。

第四個對器件閾值電壓具有重要影響的參數是柵材料與硅襯底的功函數差ΦMS的數值，這和柵材料性質以及襯底的摻雜類型有關，在一定的襯底摻雜條件下，柵極材料類型和柵極摻雜條件都將改變閾值電壓。對于以多晶硅為柵極的器件，器件的閾值電壓因多晶硅的摻雜類型以及摻雜濃度而發生變化。

可見，在正常條件下，很容易得到增強型PMOS管。為了制得增強型NMOS管，則需注意減少Qss、Qox，增加QB。采用硅柵工藝對制做增強型NMOS管和絕對值小的增強型PMOS管有利。

MOS晶體管的平方律轉移特性
將MOS晶體管的柵漏連接，因為VGS=VDS，所以，VDS>VGS-VTN， 導通的器件一定工作在飽和區。這時，晶體管的電流-電壓特性應遵循飽和區的薩氏方程：

IDS=KN/2?W/L?(VGS-VTN)2(1+λVDS)

即平方律關系。4種MOS晶體管的平方律轉移特性如圖所示，這樣的連接方式在許多設計中被采用。

MOS晶體管的襯底偏置效應
在實際工作中，經常出現襯底和源極不相連的情況，此時，VBS不等于0。由基本的pn結理論可知，處于反偏的pn結的耗盡層將展寬。上圖說明了NMOS管在VDS較小時的襯底耗盡層變化情況，圖中的淺色邊界是襯底偏置為0時的耗盡層邊界。當襯底與源處于反偏時，襯底中的耗盡區變厚，使得耗盡層中的固定電荷數增加。由于柵電容兩邊電荷守衡，所以，在柵上電荷沒有改變的情況下，耗盡層電荷的增加，必然導致溝道中可動電荷的減少，從而導致導電水平下降。若要維持原有的導電水平，必須增加柵壓，即增加柵上的電荷數。對器件而言，襯底偏置電壓的存在，將使MOS晶體管的閾值電壓的數值提高。對NMOS，VTN更正，對PMOS，VTP更負，即閾值電壓的絕對值提高了。

γ為襯底偏置效應系數，它隨襯底摻雜濃度而變化，典型值：NMOS晶體管，γ=0.7～3.0。PMOS晶體管，γ=0.5~0.7對于PMOS晶體管，?VT取負值，對NMOS晶體管，取正值。

對處于動態工作的器件而言，當襯底接一固定電位時，襯偏電壓將隨著源節點電位的變化而變化，產生對器件溝道電流的調制，這稱為背柵調制，用背柵跨導gmB來定義這種調制作用的大?。?

其中三個重要端口參數：gm、gds和gmb對應了MOS器件的三個信號端口G-S、D-S、B-S，它們反映了端口信號對漏源電流的控制作用。