電感和電阻如何等效連接？

　　ESR，是EquivalentSeriesResistance三個單詞的縮寫，翻譯過來就是“等效串連電阻”。

　　在交流電的領域中則除了電阻會阻礙電流以外，電容及電感也會阻礙電流的流動，這種作用就稱之為電抗，意即抵抗電流的作用。

　　電容及電感的電抗分別稱作電容抗及電感抗，簡稱容抗及感抗。它們的計量單位與電阻一樣是歐姆，而其值的大小則和交流電的頻率有關系，頻率愈高則容抗愈小感抗愈大，頻率愈低則容抗愈大而感抗愈小。此外電容抗和電感抗還有相位角度的問題，具有向量上的關系式，因此才會說：阻抗是電阻與電抗在向量上的和。

　　ESR值并不是越小越好，有些場合太小容易引起震蕩，要看實際運用場合，大部分場合還是希望越小越好！

　　一般來講，低ESR的電容依此是：最小是陶瓷電容，再是鉭電容，最差是電解電容。頻率較高時盡量選用低價的陶瓷電容（0805 10uF/6.3V，0603 4.7uF/6.3V），需要體積小大電容則可以用鉭電容，只是價位較貴。（47uF/4V P型，相當于0805，約0.6元，47uF/6.3V A型，約0.3元）。用電解電容時一定要并一個陶瓷電容，因為電解電容高頻響應不好且ESR值大。

　　電解電容的ESR與容量、電壓、頻率、溫度。。。都有關。容量相對大的電容，其ESR相對的小。耐壓大的電容的ESR比同容量小電壓的電容的ESR小。頻率的影響：低頻時ESR大，高頻是ESR小。溫度的上升會增大ESR。

　　的確，ESR的出現導致電容的行為背離了原始的定義。

　　比如，我們認為電容上面電壓不能突變，當突然對電容施加一個電流，電容因為自身充電，電壓會從0時刻開始上升。但是有了ESR，電阻自身會產生一個壓降，這就導致了電容器兩端的電壓會產生突變。無疑的，這會降低電容的濾波效果，所以很多高質量的電源，都使用低ESR的電容器。

　　同樣的，在振蕩電路等場合，ESR也會引起電路在功能上發生變化，引起電路失效甚至損壞等嚴重后果。 所以在多數場合，低ESR的電容，往往比高ESR的有更好的表現。

　　不過事情也有例外，有些時候，這個ESR也被用來做一些有用的事情。

　　比如在穩壓電路中，有一定ESR的電容，在負載發生瞬變的時候，會立即產生波動而引發反饋電路動作，這個快速的響應，以犧牲一定的瞬態性能為代價，獲取了后續的快速調整能力，尤其是功率管的響應速度比較慢，并且電容器的體積/容量受到嚴格限制的時候。這種情況見于一些使用mos管做調整管的三端穩壓或者相似的電路中。這時候，太低的ESR反而會降低整體性能。

　　ESR是等效“串連”電阻，意味著，將兩個電容串連，會增大這個數值，而并聯則會減少之。

　　實際上，需要更低ESR的場合更多，而低ESR的大容量電容價格相對昂貴，所以很多開關電源采取的并聯的策略，用多個ESR相對高的鋁電解并聯，形成一個低ESR的大容量電容。犧牲一定的PCB空間，換來器件成本的減少，很多時候都是劃算的。這就是為什么很多朋友看到一些實驗板子的原理圖，VCC和地之間并聯很多個電容，卻不知道為何。

　　ESL，也就是等效串聯電感。早期的卷制電感經常有很高的ESL，而且容量越大的電容，ESL一般也越大。ESL經常會成為ESR的一部分，并且ESL也會引發一些電路故障，比如串連諧振等。但是相對容量來說，ESL的比例太小，出現問題的幾率很小，再加上電容制作工藝的進步，現在已經逐漸忽略ESL，而把ESR作為除容量之外的主要參考因素了。

　　順便，電容也存在一個和電感類似的品質系數Q，這個系數反比于ESR，并且和頻率相關，也比較少使用。

　　由ESR引發的電路故障通常很難檢測，而且ESR的影響也很容易在設計過程中被忽視。簡單的做法是，在仿真的時候，如果無法選擇電容的具體參數，可以嘗試在電容上人為串連一個小電阻來模擬ESR的影響，通常的，鉭電容的ESR通常都在100毫歐以下，而鋁電解電容則高于這個數值，有些種類電容的ESR甚至會高達數千歐姆。

　　一只電容器會因其構造而產生各種阻抗、感抗，比較重要的就是ESR等效串聯電阻及ESL等效串聯電感─這就是容抗的基礎。電容器提供電容量，要電阻干嘛？故ESR及ESL也要求低…低；但low ESR/low ESL通常都是高級系列。

　　ESR的高低，與電容器的容量、電壓、頻率及溫度…都有關連，當額定電壓固定時，容量愈大 ESR愈低。有人習慣用將多顆小電容并接成一顆大電容以降低阻抗，其理論是電阻并聯阻值降低。但若考慮電容接腳焊點的阻抗，以小并大，不見得一定會有收獲。

　　反過來說，當容量固定時，選用高WV額定電壓的品種也能降低 ESR；故耐壓高確實好處多多。頻率的影響：低頻時ESR高，高頻時ESR低；當然，高溫也會造成ESR的提升。

　　串聯等效電阻ESR的單位是mΩ，高級系列電容常是low ESR及low ESL。若比較低內阻及低漏電流兩種特性，則低內阻容易達成，故標示low ESR的電容倒很常見。ESR與損失角有關聯，ESR＝tanδ/（ω×Cs），Cs是電容量。 有時電容器規格上會有Z，它與ESR的意義不同，但Z的計算示與ESR有關，同時也考慮到容抗及感抗，是真正的內阻。剛才提到電容的ESR單位是mΩ，那是指大電容，若是220μF小容量電容，其ESR單位就不是mΩ而是Ω。

　　USB接口的電阻在哪里，它起到了什么作用？

　　A問：看原理圖時，經常看到串一些小電阻，如22歐姆，但是也不是一定串。同樣場合有的串，有的不串。請哪位高人指點一下吧？

　　B答：如果是高速信號線上串小電阻，那就應該是終端阻抗匹配。如果是GPIO口上串了小電阻，很可能是抗小能量電壓脈沖的。

　　簡單的例子：一個串口通訊的提示信號，當接上串口時，因為瞬間的插拔產生了一個很窄的電壓脈沖，如果這個脈沖直接打到GPIO口，很可能打壞芯片，但是串了一個小電阻，很容易把能力給消耗掉。如果脈沖是5mA 5.1V，那么過了30ohm后就是5v左右了。。.。（這里我不是很理解了，如果脈沖是1KV，如何？這個小電阻能行么？望高手指點。）

　　B繼續：嚴格來講，當高速電路中，信號在傳輸介質上的傳輸時間大于信號上升沿或者下降沿的1/4時，該傳輸介質就需要阻抗匹配。

　　一般當PCB走線的長度大于其傳輸信號的波長的1/10時，我們就就需要考慮阻抗匹配。（也不懂，不過聽說過，應該是電磁學里面講的，我沒學電磁學。。.。以后學習）

　　100MHz以上的高速數字電路就可以考慮阻抗匹配了

　　C答：主要是基于阻抗匹配方面的考慮，以達到時序統一，延遲時間，走線電容等不會超過范圍！原因在于LAYOUT時可能走線方面不是很匹配！

　　D答：阻抗匹配 信號的傳輸速率大于信號上升的1/4時 就需要阻抗防止電壓脈沖對芯片的影響！

　　E問：再高速信號重經常可以看到再信號線重串小電阻，請問再LAYOUT時應該把它放在CPU端還是放在信號的終端好些呢？看到過一些centrality GPS公版方案中是放在CPU端，但也看到其他的原理圖是放在信號的終端，請求理論支持！

　　F答：一般的做法是在信號源端串小電阻，在信號終端并一個小電阻。在信號源端串一個小電阻，沒有公式的理論：一般傳輸線的特征阻抗為50歐姆左右，而TTL電路輸出電阻大概為13歐姆左右，在源端串一個33歐姆的電子，13+33=46大致和50相當，這樣就可以抑制從終端反射回來的信號 再次反射。（傳輸線的特征阻抗，得查查。。.），在信號接收終端并一個小電阻，沒有公式的理論： 若信號接收端的輸入阻抗很大，所以并接一個51歐姆的電阻，電阻另一端接參考地，以抑制信號終端反射。信號接收終端串接電阻，從抑制信號反射的角度考慮，只有終端輸入的電阻小于50歐姆。但IC設計時，考慮到接收能量，不會將接收端的收入電阻設計得小。。（這個反射，到底是如何理解？能量反射，有了解的朋友解答一下），在信號線上傳一個電阻，可能還有一個用途：ESD。如在USB接口上，靠USB PORT端 的D+和D-上串一個小電阻，如10歐姆。就是因為USB PORT端的ESD過不了

　　G答：一般高速數字信號傳輸線上會串電阻，目地是解決阻抗匹配問題，阻抗不匹配會導致信號反射，電磁波類似光一樣在同一種介質中傳播方向和能量不會衰減，但如果光從一種介質發射到另外一種介質的時候會發生反射和折射現象，那么光到達終端的能量會衰減很多吧。同理高速數字信號從源端向終端傳輸過程中由于連接線或者PCB LAYOUT的原因導致部分阻抗不連續（比如要求傳輸線阻抗為100歐，但是PCB有的部分是100歐，但是中途打過孔或者線寬發生變化就會引起阻抗的不連續）就會導致信號反射，反射的信號在傳輸線中又會與原信號疊加，信號被干擾了，終端接收這樣的信號解碼會出錯。USB接口上串的電阻就是此用途，一般來說如果LAYOUT比較好此電阻貼0歐沒問題的，而且如果USB只是傳輸低速信號也不會有問題，阻抗要求也沒那么嚴格。但是如果傳輸的是高速USB信號且LAYOUT有問題那么串個小電阻可能會解決誤碼的問題。ESD器件一般都是通過一定的路徑或者方式將靜電盡可能的導入地或者電源而避免對芯片的影響，所以ESD器件有一端肯定是接地的，而不是串在電路中。