雷達作為一種特殊的無線電裝備，也必然遵循從模擬到數字再到軟件化這樣的發展道路。數字波束形成技術被視為新一代雷達所必須采用的技術，它保留了天線陣列單元信號的全部信息，并可采用先進的數字信號處理技術對陣列信號進行處理，可以獲得優良的波束性能，方便地得到超分辨和低副瓣的性能，實現波束掃描、自校準和自適應波束形成等。正是由于以上特點，DBF技術的成功應用必將對現代雷達技術的發展產生重大的影響。
在數字波束形成技術的工程化過程中，也遇到了一些問題。主要包括：數據傳輸量太大，尤其當陣元數較多時，這樣就限制了通道的增加；來波方向估計和權值更新計算量太大，使得權值更新速度比較慢，無法在一些高速運動的載體上使用；當陣列數較多時，高速實時波束形成器的復乘運算耗費較多的資源，尤其是需要形成多個波束的情況下。原來的DBF系統就遇到數據傳輸瓶頸問題，采樣數據只能通過PCI總線進行傳輸，無法保證所有通道的數據都實時傳輸，因而只能做需求數據較少的測向工作，并不能做實時波束形成。為了克服這些困難，這里將測向數據和波束形成數據分開進行傳輸，采用LVDS技術解決多通道高速數據傳輸，選擇內置高性能DSP內核的高密度FPGA并行實現波束形成中的大量復乘運算。
1 DBF系統組成
DBF系統包括陣列接收天線、多通道接收機、多通道數據采集板、FPGA波束形成板、DSP權值計算板、外部時鐘觸發模塊、工控機等單元，如圖1所示。接收機一般采用超外差方式，實現陣列接收信號的下變頻、濾波，并將信號放大至A／D變換所需的水平。DBF系統最主要的功能就是實現來波方向估計(測向)和波束形成，DSP權值計算板承擔來波方向估計和權值計算任務，權值計算要根據測向結果和波束掃描，以及對抗干擾的要求綜合考慮得到，FPGA波束形成板承擔全陣波束形成任務。波束形成器根據權值計算結果，通過對數字化的陣列單元接收信號進行復加權運算，形成所需的接收數字波束。
該系統中，由4塊四通道采集板ICS554實現16陣元中頻信號的模／數轉換和數字下變頻。為了實現所有通道的同步，采集板均工作在外部信號觸發模式，外部采樣時鐘完全同步；來波方向估計和權值更新計算由DSP權值計算板完成，運算需要的每個通道數據量通常并不大，ICS554將測向所需數據通過PCI總線傳送給DSP權值計算板；FPGA波束形成板要實現全陣的波束形成，就要對每個通道的數據復加權求和，得到最終所需的波束，因而需要傳輸數據量很大，4塊ICS554通過LVDS將高速數據傳輸到FPGA波束形成板；權值由DSP權值計算板計算完成后，通過自定義的串口通信發送到FPGA波束形成板。
2 實時數字波束形成器設計
2．1 高速數據采集與傳輸
該系統中，由于信號帶寬比較寬，選擇ICS公司四通道的采集板ICS554實現數據采集任務，ICS554是ADC和數字下變頻(DDC)集成化的產品。ADC決定了系統的動態范圍，依據ADC的位數K，以每位6 dB增加，并隨著以dB表示的并行接收通道數目N增加。ICS554的組成如圖2所示，它主要包括4個獨立的14 b／105 MHz模／數變換器AD6645，4個正交下變頻器(QDDC)GC4016，1個100萬門的用戶可編程FPGA(Xilinx XC2V1000)，2個512 KB的FIFO和1個PCI接口芯片QC5064。其中，AD6645的輸入信號帶寬可達50kHz～200 MHz，最大無虛假動態范圍(SFDR)為92 dB(10 MHz±50 kHz)，每個GC4016內部包括4個獨立的DDC通道，每個通道都可獨立控制其本振頻率和初始相位，頻率分辨優于24 MHz，全頻段的覆蓋使得每個GC4016共享共同的射頻前端與A／D轉換器，大容量的FIFO用于緩沖輸出數據，FPGA則可用于對輸出信號進行初步處理。ICS554具有較高的穩定性，優異的非線性以及正交等系統特性，靈活性比較強。ICS554的可編程控制參數通過配置不同的寄存器來完成。
該系統共16個天線單元，A／D采樣頻率105 MHz，經過數字下變頻后形成30 MHz的I，Q兩路24 b數據流，如果將所有數據傳輸到后端FPGA波束形成板進行處理，那么每塊ICS554采集板每秒需要傳輸的數據量為：
4×2×24×30 Mb／s=5．625 Gb／s
考慮到采集板ICS554并未提供更高性能的數據傳輸總線，要實現5．625 Gb／s流量的數據傳輸很困難，因此利用板上預留給用戶的FPGA資源，先在采集板中做一次子陣的波束合成，將同一采集板4通道的I，Q兩路數據進行加權求和，得到合成的I，Q數據，數據流量降低為1 440 Mb／s。
采集板ICS554與FPGA波束形成板之間的連接采用LVDS技術，低電壓差分信號(Low Voltage Dif-ferential Signaling，LVDS)是一種用低擺幅的差分電壓串行傳輸信號的技術。這種信號能在差分PCB導線對或平衡電纜上以幾百Mb／s，甚至上Gh／s的速率傳輸，具有低電壓、低輻射、低功耗、低成本、強抗干擾能力和可內含時鐘等優點，尤其適用于對傳輸距離有要求設備間的高速數據傳輸。但是，LVDS只定義了信號電氣規范，作為一個完整的數據通信規范還需要相應的數據傳輸控制。為了提高效率，使用不含幀結構的數據直接傳輸，同時為了盡量增加數據傳輸的通道，取消發送端和接收端之間的控制信號，使用不連續的發送端時鐘．僅在發送端數據有效時，給出發送時鐘。這種情況下，接收端可以使用一個高于發送時鐘的連續時鐘對發送時鐘進行采樣來確定數據是否有效。
采集板ICS554本身給用戶預留有64個通用I／O口，可以將其配置為LVDS的I／O口，這樣可以提高數據傳輸能力和抗干擾性能。數據傳輸流程如圖3所示，ICS554內部FPGA先將24 b的I，Q數據流并／串轉換。VHDL語言的狀態機實現并／串轉換很容易，然后由LVDS發送模塊將LVTTL信號轉換成LVDS信號進行發送，接收端FPGA波束形成板首先將接收到的LVDS信號轉換成LVTTL信號，然后進行數據同步，再經過串／并轉換，將串碼恢復成24 b的I，Q數據。由于利用ICS554提供給用戶的通用I／O口配置為LVDS差分對，差分對的相位、互耦等都沒有很好的考慮，而且不能采用專用的平衡電纜連接，因而必須降低傳輸速率，以減小傳輸誤碼率，增強可靠性，同時考慮配置9位的LVDS口，8位并行傳輸數據，1位發送時鐘信號，LVDS傳輸速率為：
30×2×24／8=180 Mb／s
實際測試也表明，180 Mb／s的傳輸速度LVDS差分對能夠可靠的工作，FPGA波束形成板正確地接收到采集板ICS554的數據。
2．2 實時波束形成計算
如前所述，整個實時波束形成分為兩次，首先在采集板ICS554中完成子陣波束形成，然后再到FPGA波束形成板中實現全陣的波束形成，如何保證整個計算的實時性是關鍵。
波束的形成，其實就是對A／D變換后數字信號進行幅度和相位加權，波束的特性如波束指向、副瓣電平、主瓣寬度等完全由權值決定。權值計算主要考慮兩方面的因素，首先要對各通道進行幅相校準，克服各通道不一致和互耦的影響，然后實現空域濾波，完成希望的波束指向。首先幅相校準，對于第i單元：
式中：δφi，△ai分別為第i通道與標準通道的相位差和幅度比值。若要實現空域濾波則需要在此基礎上增加陣因子對幅度和相位加權。
式中：φi為第i通道相位加權值；αi為幅度加權值，可以根據不同的波束性能要求(主瓣寬度、旁瓣電平、零陷位置)靈活選擇不同的幅度加權形式，得到不同的αi，權值矩陣W也會有所不同。權值更新計算由DSP處理板完成。
最初的子陣波束形成需實現四通道單元的波束形成，即對4路中頻數字I，Q兩路信號復加權求和：
式中：Iout，Qout為4通道波束形成后I，Q兩路輸出結果；ωir,ωii分別為第i單元權值的實部、虛部。由于ICS554采樣頻率比較高，而FPGA片內剩余可利用的資源比較多，在這里采用并行復乘運算，運用ISE軟件IP核設計映射出4個獨立的復乘運算單元，片內VHDL程序設計如圖4所示。
用4塊采集板ICS554獨立進行子陣波束形成，然后將結果Iout，Qout輸出給FPGA波束形成板進行復求和，最終得到16個天線單元的全陣合成波束。考慮FPGA運算的復雜性，選用內含DSP內核的Xilinx公司的XC3SD3400A芯片，該芯片性價比非常高，內含的DSP內核XtremeDSP DSP48A運算速度可以達到250 MHz，差分I／O傳輸速率可達到622 Mb／s。要保證整個波束形成運算的實時性，主要從采集板子陣波束形成運算、數據傳輸、FPGA板全陣波束形成運算三個方面測試分析。全陣波束形成運算主要是在XC3SD3400A內做復數加法運算，加法運算最高可以到250 MHz，遠遠高于數字下變頻后數據流速度。子陣波束形成運算則是在XC2V1000內做四通道并行復乘運算和復加運算，片內復乘流水線、復加運算時鐘頻率可達420 MHz。實際上，子陣和全陣波束形成的運算能力都是足夠的，整個系統的主要瓶頸還是數據傳輸，數據傳輸流量大，數據傳輸I／O口位寬達8位，在數據傳輸環節，將低速多位并行數據用倍頻時鐘轉換成250 MHz高速串行數據；在接收端，使用移位寄存器實現串／并轉換就可以得到低速并行數據。仿真和實際測試也表明，能夠保證整個系統波束形成運算的實時性。
3 結 語
這里設計的高速實時波束形成器，改善了原DBF系統，不僅可完成測向工作，同時實現了高速數據傳輸和全陣的實時數字波束形成。系統是基于采集板ICS554搭建的，ICS554雖然是一款高性能的4通道采集板，但是它成本高，而且只提供PCI接口，沒有提供其他高性能的數據傳輸接口，當陣元數更多時其可擴展性并不強。為了達到數據傳輸能力的要求，采用了多組LVDS差分對數據進行傳輸，雖然實現了要求的速度，但是連接電纜太多，互耦影響大、傳輸距離短。因而，后續的系統設計中，利用FPGA集成速度更快的高速串行差分RocketIO通道、光纖傳輸等技術來改善性能，提高系統可擴展性。