針對陀螺控制的不連續(xù)問題，以中斷延時(shí)為例，分析了由該現(xiàn)象產(chǎn)生的負(fù)面影響，并設(shè)計(jì)了一套可靠的控制時(shí)序，如圖3所示。假設(shè)它們都發(fā)生在ISR中，在一個(gè)周期中，進(jìn)中斷函數(shù)后，先讀取下位機(jī)中AD的數(shù)據(jù)，進(jìn)行數(shù)據(jù)處理，將解析完的數(shù)據(jù)再經(jīng)過總線返回DA的值。圖3a表示在中斷和傳輸延時(shí)都固定時(shí)，正常的數(shù)據(jù)傳輸過程。而實(shí)際應(yīng)用中，中斷和傳輸延時(shí)都會波動(dòng)。以中斷延時(shí)為例，圖3b中第二個(gè)中斷信號到達(dá)時(shí)，假設(shè)已延時(shí)△t1，后續(xù)的讀寫操作相應(yīng)的也會延遲△t1.當(dāng)FPGA（下位機(jī)）往DA2寄存器寫數(shù)據(jù)的時(shí)刻，寫入的是上一周期中的DA1里的值，因?yàn)镻C端并沒有及時(shí)返回DA2的值（延時(shí)△t1），導(dǎo)致數(shù)據(jù)沒有實(shí)時(shí)更新;另外，還有丟失中斷的可能性，如圖3b中的中斷3.這兩個(gè)問題都將加大陀螺控制的不穩(wěn)定性。

圖3 ?數(shù)據(jù)傳輸控制時(shí)序優(yōu)化

由此可知，為了達(dá)到陀螺數(shù)據(jù)傳輸?shù)姆€(wěn)定性和可靠性要求，除了要優(yōu)化MSI中斷控制方式和PIO方式傳輸方式，還需要上位機(jī)即PC和下位機(jī)即FPGA之間制定一套高效的握手協(xié)議。

2、陀螺控制系統(tǒng)

根據(jù)陀螺的工作原理，陀螺數(shù)字控制系統(tǒng)詳細(xì)的總框圖如圖4所示。陀螺數(shù)字控制系統(tǒng)由4個(gè)部分組成：陀螺表頭（包括前置處理電路）、ADC與DAC調(diào)理電路及FPGA外圍電路、系統(tǒng)總線PCIe的控制和PC端的陀螺控制算法。

圖4 ?完整的系統(tǒng)框圖

第1部分是和陀螺直接連接的前置放大電路，前置電路產(chǎn)生陀螺的驅(qū)動(dòng)電壓并對陀螺輸出的信號做初步的放大處理，用于提高信號的信噪比。

第2部分是AD和DA數(shù)據(jù)采集卡。由于既要采集AD的數(shù)據(jù)和控制DA的數(shù)據(jù)輸出，又要與PC端進(jìn)行高速的通訊，在這里采用能支持PCIe2．0的XilinxArtix7FPGA，F(xiàn)PGA大大簡化了數(shù)字電路的設(shè)計(jì)難度，便捷地處理AD和DA的時(shí)序還能提升PCB板的集成度。需要注意的是，這里的FPGA主要用于簡化數(shù)字電路的設(shè)計(jì)以及實(shí)現(xiàn)和計(jì)算機(jī)進(jìn)行高速通信，并不涉及陀螺控制信號的處理。

第3部分是FPGA和PC進(jìn)行高速通訊的PCIe總線。

第4部分則是PC端的陀螺算法實(shí)現(xiàn)，

主要包括陀螺驅(qū)動(dòng)軸頻率閉環(huán)和幅度閉環(huán)控制。經(jīng)過LSMD（leastsquaredmeandifference，最小均方差）解調(diào)以后的驅(qū)動(dòng)軸檢測信號分為正交分量和同相分量：其中正交分量與參考信號有90°的相位差，可以近似反映陀螺本身的幅值信息;而同向分量與參考信號同相位，可以近似反映陀螺本身的相位信息。低通濾波用于除去二倍頻分量，在實(shí)際的閉環(huán)過程中，首先給陀螺驅(qū)動(dòng)軸頻率設(shè)定一個(gè)預(yù)估值，此時(shí)陀螺的驅(qū)動(dòng)軸檢測信號和驅(qū)動(dòng)信號相位差接近－90°，并通過PI控制器作為反饋量，閉環(huán)控制驅(qū)動(dòng)軸的輸入頻率，最終使其穩(wěn)定在諧振頻率。