IC設(shè)計(jì)的新方向

　　28-nm工藝節(jié)點(diǎn)最大的好消息是顯著增大了晶體管密度，也就是在給定區(qū)域中，能夠容納更多的邏輯門(mén)、寄存器和存儲(chǔ)器。在很多應(yīng)用中，前幾代系統(tǒng)級(jí)IC已經(jīng)集成了適合集成實(shí)現(xiàn)的大部分功能。那么，在28 nm，芯片設(shè)計(jì)人員很容易使用所有這些額外的晶體管來(lái)提高性能，降低功耗，而這是調(diào)整工藝無(wú)法實(shí)現(xiàn)的。或者，他們選擇更小的管芯來(lái)降低成本。他們也可以選擇組合使用這些方法，定制實(shí)現(xiàn)某些特殊的應(yīng)用。

　　在很多情況下，芯片設(shè)計(jì)人員會(huì)選擇嘗試實(shí)現(xiàn)系統(tǒng)開(kāi)發(fā)人員所期望的芯片級(jí)性能指標(biāo)。他們可以通過(guò)使用晶體管來(lái)提高性能，在應(yīng)用中，發(fā)揮內(nèi)在的并行功能的優(yōu)勢(shì)。

　　圖2.兩類(lèi)并行體系結(jié)構(gòu)

　　發(fā)揮并行功能的優(yōu)勢(shì)

　　有幾種方式來(lái)實(shí)現(xiàn)并行功能。至少與應(yīng)用相關(guān)的一種方式是簡(jiǎn)單延長(zhǎng)設(shè)計(jì)中執(zhí)行單元的流水線(xiàn)，在指令級(jí)一次執(zhí)行多條指令。對(duì)于數(shù)字算法的內(nèi)循環(huán)加速器等應(yīng)用，例如，數(shù)字信號(hào)處理，這一方法特別有效。但是，在通常的計(jì)算中，研究表明，同時(shí)一次執(zhí)行三條指令反而會(huì)降低性能。

　　一種密切相關(guān)的方法是建立功能級(jí)模塊流水線(xiàn)，這是數(shù)據(jù)包處理應(yīng)用中目前常用的方法。在這種方法中，數(shù)據(jù)通過(guò)處理器鏈，每一處理器都對(duì)數(shù)據(jù)進(jìn)行某一特殊的功能處理。這類(lèi)流水線(xiàn)與具體應(yīng)用密切相關(guān)，如果功能與狀態(tài)或者數(shù)據(jù)相關(guān)，在執(zhí)行過(guò)程中，設(shè)計(jì)人員嘗試改變流水線(xiàn)的工作時(shí)，設(shè)計(jì)會(huì)變得非常復(fù)雜。

　　目前在并行方面最流行的方法是多處理器，很多處理器從共享存儲(chǔ)器中采集數(shù)據(jù)和任務(wù)，并行工作。在這方面有很多變化。數(shù)字加速器通常使用單指令多數(shù)據(jù)（SIMD）群，每一處理器單元裝入不同的數(shù)據(jù)，但是，都使用公共的指令流。在處理器群中，每一處理器完成固定的任務(wù)，從輸入序列中采集數(shù)據(jù)，在輸出序列中產(chǎn)生結(jié)果，彼此相互獨(dú)立。還有全動(dòng)態(tài)多核設(shè)計(jì)，完全相同的處理器從工作序列中采集任務(wù)和數(shù)據(jù)，執(zhí)行它們，除了內(nèi)部任務(wù)通信之外，彼此獨(dú)立工作。

　　所有這些方法都有效的提高了系統(tǒng)級(jí)IC的處理帶寬。或者，芯片設(shè)計(jì)人員可以通過(guò)并行方法來(lái)維持性能不變，但是減小了每一獨(dú)立處理單元的時(shí)鐘速率，支持采用更低的工作電壓，以及低泄漏晶體管和相似的低功耗方法。但是，只有具體應(yīng)用有足夠的并行功能，處理單元保持忙狀態(tài)，不會(huì)中斷時(shí)，這些方法才有效。但這是很大的挑戰(zhàn)。

　　可能最明顯的問(wèn)題是以足夠快的速度實(shí)現(xiàn)管芯數(shù)據(jù)的輸入輸出，以跟上處理能力的變化。芯片設(shè)計(jì)人員能夠成功的使用越來(lái)越強(qiáng)的并行功能以提高芯片處理帶寬。但是，I/O帶寬和存儲(chǔ)器帶寬都沒(méi)有及時(shí)跟進(jìn)。越來(lái)越有可能設(shè)計(jì)系統(tǒng)級(jí)IC，但實(shí)際上無(wú)法很快的移動(dòng)數(shù)據(jù)以支持自己的處理速度。

　　由于復(fù)雜的DRAM時(shí)序，采用并行功能進(jìn)一步加劇了這一問(wèn)題。如果DRAM必須支持不同處理單元或者高速緩存控制器存儲(chǔ)器不同任務(wù)的存儲(chǔ)器申請(qǐng)隨機(jī)散射功能，那么，頁(yè)缺失的頻率會(huì)明顯增大，影響總帶寬和DRAM傳送的預(yù)測(cè)能力。非常復(fù)雜的DRAM控制器能夠解決這一問(wèn)題，但是，代價(jià)是增大了每一處理操作的延時(shí)不確定性。類(lèi)似的，芯片設(shè)計(jì)人員會(huì)采用基于收發(fā)器的高速串行總線(xiàn)，例如，PCI Express Gen3等，或者Interlaken等芯片至芯片連接技術(shù)以提升I/O帶寬。但是，很多處理器單元不協(xié)調(diào)的申請(qǐng)會(huì)影響最佳突發(fā)或者流總線(xiàn)協(xié)議，降低了快速I(mǎi)/O的效率。

　　降低功耗

　　芯片設(shè)計(jì)人員可以使用28-nm工藝額外的晶體管再度提高性能指標(biāo)，甚至可能利用晶體管來(lái)降低功耗。從一開(kāi)始就選擇應(yīng)用最佳工藝來(lái)提高效率，選擇晶體管閾值電壓和工作電壓的最佳組合。某些設(shè)計(jì)會(huì)在芯片的整個(gè)邏輯部分選擇一個(gè)工作點(diǎn)。其他的在不同模塊上采用不同的電壓，只有很少的會(huì)根據(jù)特殊管芯的性能要求、溫度以及固有速度來(lái)動(dòng)態(tài)調(diào)整關(guān)鍵模塊的工作電壓。類(lèi)似的，很多設(shè)計(jì)采用了具有不同閾值電壓或者可調(diào)閾值電壓的晶體管，選擇足夠快的晶體管，使模塊甚至是某一時(shí)序通路達(dá)到時(shí)序收斂。某些設(shè)計(jì)還會(huì)關(guān)掉空閑模塊的時(shí)鐘或者電源。這類(lèi)動(dòng)態(tài)方法實(shí)際上非常有效，但是帶來(lái)了晶體管成本問(wèn)題，以及功耗開(kāi)銷(xiāo)，增大了延時(shí)，例如，時(shí)鐘頻率或者電壓轉(zhuǎn)換延時(shí)等。

　　圖3.相同工藝，相同體系結(jié)構(gòu)在0.85 V和1.0 V時(shí)的靜態(tài)和動(dòng)態(tài)功耗對(duì)比