1.3 系統硬件原理框圖與模塊功能描述

　　系統硬件原理框圖如圖2所示，主要由接口芯片、FPGA、CPLD、微處理器構成。

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　　LTC1546/LTC1544：多功能接口芯片LTC1546，LTC1544，二者結合，構成全功能的多協議接口界面，支持RS232，RS449，EIA530，EIA-530-A，V.35，V.36，X.21協議，協議的選擇可完全由軟件進行。

　　MPC875：飛思卡爾MPC875嵌入式CPU，基于POWERPC架構，主頻高達133 MHz，8 KB指令cache，8 KB數據cache，總線頻率最高可達80 MHz。

　　EP3C25F324C8：Altera公司的CycloneⅢ系列FPGA，性價比高，資源豐富。

　　EPM7256 AETCl44-7：A1tera公司MAX7000AE系列CPLD，支持多種接口電平。由于LTC1546，LTC1544接口電平為5 V，FPGA不支持這樣的接口電壓，這里使用CPLD作接口電路。

　　XRT82D20：RXAR公司的E1線路接口芯片，支持單路E1，具有HDB3編碼、時鐘恢復、線路驅動等功能，75 Ω或者120 Ω阻抗匹配。

　　keyboard：4×4鍵盤，用來接收時隙分配設置輸入。

　　LED：LED指示燈，共30個，用來指示30個數據時隙的使用情況：當LED燈點亮時，表示該時隙已經使用;LED燈不亮，表示該時隙為空閑。

　　2 關鍵模塊設計

　　2.1 與CPU通信FPGA端硬件電路設計

　　當FPGA與CPU通信時，由于CPU總線特殊的時序關系，FPGA端須做相應的處理才能保證讀寫數據的穩定性。圖3為MPC875讀數據總線時序圖。其中：

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　　為片選信號，

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　　為讀信號，A[0：31]為地址信號，D[0：31]為數據信號。圖4為MPC875寫數據總線時序圖，

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　　為寫信號，其余信號與讀總線相同。

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　　當CPU讀取FPGA中數據時，先給出地址信號，然后使能片選

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　　、讀信號

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　　，這時如果數據總線上有數據，CPU讀入數據。但MPC875總線頻率高達80 MHz，為了CPU能穩定的讀取到數據，這里將片選信號與讀信號相“與”，然后擴寬3倍得到總線可用信號，在總線可用信號有效期間，數據總線上總有數據，這樣，可以保證CPU能穩定的讀到數據。

　　當CPU寫入數據時，CPU先給出地址信號，然后給出片選及寫信號，在寫信號有效期間，CPU穩定的給出數據。因此，在片選及寫信號有效時，鎖存數據總線上的數據即可。

　　2.2 CPLD硬件接口電路設計

　　CPLD主要完成V.35，RS 449，RS 232數據收發;keyboard，LED控制;FIFO讀寫等功能。功能框圖如圖5所示。

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　　CPU通過CPLD對接口芯片進行模式選擇。V.35，RS 449為同步平衡接口，常用接口速率為N×64 Kb/s(N=1～32)。時鐘、數據信號為兩線平衡傳輸，控制信號為不平衡傳輸。發送數據時，將與之對應的時鐘一并輸出。在接收數據時，用接口時鐘采樣數據。

　　RS 232為不平衡傳輸。幀格式固定為：1位開始位、8位數據位、結束位。結束位有三種：1位、1.5位、2位。開始位固定為“0”，停止位固定為“1”。通信雙方在開始通信前必須約定好串行傳輸的參數(傳輸速度、幀格式)。在發送端，首先通過分頻產生需要的串行波特率，然后按照幀格式以約定好的速率發送。在接收端，使用8倍于波特率的時鐘對接收到的信號進行過采樣，經過濾波后如果為低電平信號，即認為是開始位，然后按照約定好的速率接收數據。

　　在接收數據時，FIFO讀寫模塊將串行接收數據變成8位并行，同時，將與接收數據同步的時鐘8分頻，用此時鐘將8位并行數據寫入與該接口對應的FIFO;在發送數據時，將發送時鐘8分頻，用此時鐘從與該接口對應的FIFO讀取數據，同時將8位并行數據串行輸出。

　　keyboard為4×4掃描式矩陣鍵盤，具有16個鍵。由硬件程序自動掃描鍵盤，輸入數據觸發中斷，CPU讀取數據。LED輸出由CPU寫入相應的顯示寄存器，然后硬件程序將相關信號輸出點亮LED。