做芯片設(shè)計(jì)的各位，在某個(gè)時(shí)刻，你也許會(huì)產(chǎn)生一個(gè)想法，“為什么不自己設(shè)計(jì)一個(gè)處理器呢？”或許是手頭的處理器并不好用;或許是想用的處理器貴的離譜;或許是你希望做出差異化的產(chǎn)品;又或者僅僅因?yàn)樗莻€(gè)誘人的挑戰(zhàn)，你想嘗試一下。。.既然如此，我很高興能和你討論一下怎么完成這個(gè)任務(wù)。

交付物

我們先從結(jié)果說起，也就是這項(xiàng)任務(wù)的最終交付物。這里不妨參考ARM處理器核的deliverables。當(dāng)然，如果只是一個(gè)自己用的專用處理器，不一定要有這么完整的交付物。

硬件：主要是處理器相關(guān)的RTL代碼，驗(yàn)證環(huán)境，EDA工具的腳本，文檔等等。

工具：主要包括編譯工具（compiler），調(diào)試工具（debugger），仿真工具（simulator）和性能分析工具（profiler）。下圖是ARM的編譯工具的例子，主要包括armclang（C編譯器），armasm（匯編器），armlink（鏈接器）和fromelf（image工具）。

轉(zhuǎn)自arm.com

仿真工具一般至少包括一個(gè)指令仿真器 instruction set simulator （ISS），做的好的有cycle-accurate ISS。

模型：此外，現(xiàn)在一般的處理器IP還會(huì)提供一些處理器的模型來支持系統(tǒng)級設(shè)計(jì)，比如用于虛擬平臺（virtual platform的處理器model。虛擬平臺可以在沒有硬件的情況下支持軟件開發(fā)，它可以模擬一個(gè)完整的芯片或者一個(gè)硬件板卡，比如ARM的Fixed Virtual Platform （FVP）。而專用的處理器模型（比如ARM的Fast Model）是虛擬平臺的重要組成部分，和總線模型以及其它IP模型一起模擬系統(tǒng)的功能。

在上述交付物中，紅色為必不可少的內(nèi)容。即使你做的專用處理器功能簡單，沒有這幾部分它也幾乎是無法正常使用的。當(dāng)然，你可以說，我不需要ISS做指令驗(yàn)證，不需要debugger做調(diào)試，不需要C編譯器而只用匯編，我也只能“呵呵”了。

看到這一大堆工作，如果你沒有膽怯，而是覺得很有意思。那么我也很愿意給你點(diǎn)幫助，看看是不是可以把你的想法變成現(xiàn)實(shí)。其實(shí)方法也很簡單 — 自己做不了就找“別人”幫忙唄。

具體來說，根據(jù)你的預(yù)算情況，可以分為“窮”和“富”兩種玩法。我先說說有錢的玩法吧。

富玩法

其實(shí)，不止你一個(gè)人想做專用處理器，很多大公司也有這樣的需求。所以，就有人為這種需求專門提供了解決方案，比如Synopsys的ASIP-designer工具和Cadence的Xtensa可擴(kuò)展處理器（參見Cadence（Tensilica）的可定制處理器），都是為了滿足定制處理器的需求而設(shè)計(jì)的。

其中Cadence的可擴(kuò)展處理器是在一個(gè)基礎(chǔ)處理器上給你提供了配置（configure）和擴(kuò)展（extension）的方法和工具。它提供的功能可以通過下圖感受一下。

轉(zhuǎn)自cadence.com

這套工具的輸入包括三個(gè)部分：1）一個(gè)處理器模板（Processor Template）;2）用戶配置（Configuratoin Options）;3）定制的指令（Custom Instructions）。最簡單的情況，你只要選一個(gè)處理器模板扔給工具就可以了。如果這個(gè)不能滿足要求，那么你可能要做一些配置。這個(gè)也很簡單，基本是菜單選擇。最有技術(shù)含量的是第三種情況，你要設(shè)計(jì)一些定制的指令。有了這些輸入，剩下的事情就都交給工具了。我們在第一節(jié)說的那些交付物，都可以自動(dòng)生成。

那么我們怎么知道要不要自己定制指令呢？工具也提供了方法。首先，輸入你的算法程序輸入，經(jīng)過編譯，進(jìn)行仿真和profiling，得到性能評估的結(jié)果。然后判斷是否滿足需求。答案是NO的話，就嘗試更新Configuration;如果還是不行，再嘗試定制指令的方法，直到滿意為止。由于工具幫助你做了大部分工作，這個(gè)迭代的過程（也可以看作是Design Space Exploration）會(huì)非?？?。

轉(zhuǎn)自cadence.com
#e#

為了實(shí)現(xiàn)定制指令（對原有指令集進(jìn)行擴(kuò)展），Cadence（Tensilica）設(shè)計(jì)了一種專用的描述語言：Tensilica Instruction Extension （TIE） language。由于Xtensa處理器有一個(gè)基本的架構(gòu)模板，使用TIE語言對它進(jìn)行擴(kuò)展是有一定的限制，不是說你想做的指令和架構(gòu)改動(dòng)都能夠?qū)崿F(xiàn)。

Synopsys提供的工具直接就叫ASIP designer，ASIP（Application-Specific Processor）專用處理器設(shè)計(jì)工具。和Tensilica的可擴(kuò)展處理器不同，ASIP designer支持從零開始設(shè)計(jì)和實(shí)現(xiàn)一個(gè)專用處理器。相應(yīng)的，它比Tensilica可擴(kuò)展處理器有更高的靈活性。你可以非常自由的設(shè)計(jì)指令集和微結(jié)構(gòu)，覆蓋從Extensible processor，到Application-specific uP/DSP，到Programmable datapath這樣一個(gè)更大的架構(gòu)空間，如下圖所示。這里也可以看出，這個(gè)工具的目標(biāo)并不是設(shè)計(jì)通用處理器。

轉(zhuǎn)自synopsys.com

下圖是這個(gè)工具完整的方法學(xué)。

轉(zhuǎn)自synopsys.com

它的輸入就是兩個(gè)，算法（C/C++代碼）和處理器模型（Processor Model），輸出則是一個(gè)處理器相關(guān)的所有設(shè)計(jì)和工具鏈。從輸入到輸出的過程同樣是自動(dòng)化完成的。當(dāng)然，這個(gè)過程并不像看起來那么簡單，處理器建模的門檻不低。而且，工具賦予你的靈活性越高，掌握這種工具的門檻也越高。ASIP designer的處理器建模需要使用一種專門的語言，即nML，對處理器的指令集和架構(gòu)進(jìn)行高層次建模;此外還需要很多和編譯器相關(guān)的設(shè)計(jì)，（具體的信息大家可以訪問synopsys網(wǎng)站）。所以，即使你能買得起，要玩好這套工具，還得具備兩個(gè)條件：第一，是你必須熟悉處理器架構(gòu)和編譯方面知識;第二，是要學(xué)習(xí)這套建模語言和工具。

總的來說，如果你有專用處理器設(shè)計(jì)的需求，足夠的資金和學(xué)習(xí)的耐心，可以考慮引入這類輔助設(shè)計(jì)工具。在經(jīng)歷過一定的學(xué)習(xí)周期后，你不僅可以完成一個(gè)設(shè)計(jì)，還能獲得快速、高效設(shè)計(jì)處理器的能力。

窮玩法

看了上面的介紹，你是不是也對“自動(dòng)”設(shè)計(jì)專用處理器的方法很眼饞呢？可惜，你可能沒有足夠的資金來購買這樣的工具，或者是你的目標(biāo)收益還不值得做出這樣的投資。這種情況下，我建議你從開源的處理器（或者指令集）開始做你自己的專用處理器。其實(shí)這也算是廢話吧。所以還是得給個(gè)具體的例子，假設(shè)你想在RSIC-V的基礎(chǔ)上做定制處理器。RSIC-V是現(xiàn)在一個(gè)相對成熟的開源處理器指令，已經(jīng)有很多相關(guān)實(shí)現(xiàn)和非?；钴S的社區(qū)。相信大家都聽說過，就不科普了。這里得說明一下，我并沒有對RISC-V進(jìn)行過深入的研究和嘗試，以下的說法基本上是紙上談兵，不對的地方請大家批評指正。

首先，你要好好學(xué)習(xí)一下RISC-V指令集手冊中的“Chapter 10 Extending RISC-V”，這里明確介紹了給RISC-V指令集增加指令的規(guī)則。

第二，在現(xiàn)有的RISC-V的硬件實(shí)現(xiàn)基礎(chǔ)上，增加新指令對應(yīng)的硬件?？赡苄枰黾訉Ｓ玫?a href="http://www.nxhydt.com/tags/寄存器/" target="_blank">寄存器，運(yùn)算單元，pipeline寄存器，控制信號等等?；蛘?，你可以按照新的指令集（假設(shè)叫“RISC-V++ ISA”）自己做完整的硬件實(shí)現(xiàn)。其實(shí)我覺得第二種方法還更靠譜一點(diǎn)。很多時(shí)候，修改別人的東西，要比自己做困難的多。

第三，在RISC-V原有的工具鏈（比如GNU或者LLVM的編譯器）基礎(chǔ)上做出修改，支持新的指令。相對來說，這項(xiàng)工作是有比較完善的規(guī)則的，只要按照編譯工具的規(guī)則就可以把新增的指令加進(jìn)去。當(dāng)然，如果你增加的指令比較特殊，比如是向量操作，那么工具鏈的設(shè)計(jì)會(huì)困難很多。這種情況下的一個(gè)選擇是在高級程序語言的編譯器中不增加對新指令的支持，這些新的指令以匯編或者intrinsic的方法實(shí)現(xiàn)。

最后，這套方法是不是也能支持在第二節(jié)中所說的快速design space exploration呢？基本的思路也是差不多的。你可以先用基本指令集來仿真你的算法;根據(jù)profiling的結(jié)果（比如性能指標(biāo)，指令效率，code size等）考慮對指令集進(jìn)行的修改;然后更新相應(yīng)的硬件實(shí)現(xiàn)和工具鏈，再編譯和仿真你的算法，并不斷迭代?，F(xiàn)在你實(shí)現(xiàn)這個(gè)過程沒有自動(dòng)化工具的幫忙，可能需要更長的時(shí)間才能完成，特別是需要對功耗面積等implementation結(jié)果進(jìn)行優(yōu)化的情況。當(dāng)然，如果現(xiàn)在RSIC-V的生態(tài)中已經(jīng)有了輔助設(shè)計(jì)工具，那么可能情況會(huì)輕松一些。

這種方法看起來行的通，不過中間的坑非常多，要求你對基礎(chǔ)處理器（比如RISC-V）非常熟悉。適合那些已經(jīng)完整的做過RISC-V實(shí)現(xiàn)的玩家嘗試。否則，也許有的坑你根本過不去。

最后，我寫這篇文章并不是想鼓勵(lì)大家都自己做專用處理器，而是希望大家清楚做這件事情要付出的代價(jià)。