摘 要： 為了實現飛行器在飛行試驗狀態下對空間噪聲信號的記錄，設計了一個基于FPGA的超聲數據采集與存儲模塊。該模塊以FPGA芯片XC3S400作為主控制器，使用THS1408芯片作為模/數轉換器，將采集到的模擬信號轉換為數字信號并進行存儲。在超聲數據采集模塊FPGA軟件方案中，對軟件的功能、實現框圖以及軟件流程做了相應的介紹。Flash芯片采用交替雙平面頁編程方式，提高了數據的寫入速度。通過試驗驗證了該采集與存儲模塊功能的有效性。

隨著高速采集和大容量存儲技術的發展，傳統的低速采樣和單一Flash存儲結構的應用已經難以滿足工業化和軍事化應用。在航空、工業等領域中，數據采集和存儲設備占據著很重要的地位，對多通道高速數據采集技術的應用需求也越來越廣泛，對數據存儲容量的要求也越來越高，特別是在需要對數據進行記錄和回放分析的場合。在飛行器的飛行研制、驗證和完善階段，對飛行過程中各項參數的變化和分析具有重要作用和意義[1]。傳統的數據采集和存儲設備由于存在低采樣率和存儲量小的缺點，已難以勝任長時間數據采集與存儲的任務，因此采用新的采集和存儲陣列技術解決高速數據采集和大容量存儲的問題顯得日益重要。由于FPGA具有可靈活配置、低成本以及Flash可組成陣列的特點，對解決飛行試驗中數據采集和存儲的問題提供了可能。

本文提出了一種基于FPGA高采樣率深存儲的設計方案，并可實現飛行器在飛行過程中的各項原始數據的記錄、分析和回放。而且可以通過上位機軟件在計算機中讀取出飛行的原始數據并將數據拆分以及繪圖，供試驗后進行分析。

1 總體設計方案

本設計采用型號為XC3S400E的FPGA芯片作為邏輯控制單元，該芯片擁有400 K邏輯門，288 KB Block RAM，I/O數量達到了141個，其低成本、低功耗和可靈活配置的特性能夠滿足設計要求[2-3]。引腳支持高速數據通信，能夠完成高速采集和存儲接口的設計，設計總體框圖如圖1所示，其中信號調理電路完成模擬信號的放大和濾波，模/數轉換器完成模擬信號到數字信號的轉換功能。為了提高電源的抗噪聲性能，在給系統模擬電路和數字電路供電之前需要經過濾波處理。存儲模塊由4個深存儲的三星Flash組合成一個16 GB的Flash陣列，實現數據的大容量存儲功能。總線接口完成與計算機之間控制指令、數據、地址等信號的通信。

系統工作原理：計算機通過USB總線接口給系統下發控制指令，指令在FPGA邏輯控制單元進行譯碼，之后完成相對應的采集、存儲等操作。參數信號經過信號輸入接口后進行調理和模/數轉換，將采集到的數字信號存儲到Flash陣列中，以備計算機對數據進行回放和分析。

2 硬件電路設計

采集模塊主要由信號調理電路、單端轉差分電路和模數轉換電路三部分組成，采集模塊的電路原理圖如圖2所示。信號調理電路的作用是把傳感器輸入的相對較小的電壓信號進行放大，使其適合于模/數轉換芯片的輸入要求[4]。單端轉差分電路將傳感器輸入的單端模擬信號轉換成差分信號，以滿足模/數轉換芯片THS1408轉換的輸入信號要求[5]。FPGA控制模/數轉換芯片把模擬信號轉換成數字量，并將符合條件的數據進行編幀，寫入16 GB Flash陣列。其中運放采用AD8028，當輸入信號頻率不大于1.5 MHz時，運放跟隨后的波形效果仍然很好，滿足設計要求。最初設計階段，電阻R12選用10 kΩ阻值，在實際電路調試過程中發現A/D運放的容性負載隨著輸入信號頻率的增大不斷減小，當輸入信號頻率達到1 MHz以上時，AD8028的輸入電容值C和容性負載由下式得出：

?

由式(1)可知，AD8028的容性輸入阻抗與R12在同一數量級，電阻R12阻值過大，會對輸入信號進行分壓，使得輸入信號的幅值衰減。把電阻R12更換成1 kΩ以后，輸入信號幅值的衰減幾乎可以忽略不計，保證了信號的采集精度。THS1408采用具有三態緩沖的并行數據接口，可以直接連接到數據總線接口，通過驅動OE為低可以將數據輸出使能，使得電路設計更加簡單。

3 軟件設計

3.1 FPGA邏輯設計
邏輯控制中心FPGA主要完成THS1408內部寄存器的初始化和數/模轉換控制、數據采集的控制、數據有效性判斷以及Flash陣列芯片的讀寫控制功能。內部程序框圖如圖3所示。