FPGA作為高速采集和深存儲模塊的中心控制器，主要負責控制A/D轉換器、外部FIFO、Flash陣列以及內(nèi)部總線間的相互通信，各個模塊的作用如下：
(1)A/D控制以及FIFO寫控制模塊：系統(tǒng)上電后，該模塊主動實現(xiàn)A/D轉換器的初始化、FIFO的初始化，在采集狀態(tài)下，控制A/D轉換器的采樣，并將數(shù)據(jù)寫入FIFO中。

(2)接口控制以及FIFO讀控制模塊：系統(tǒng)上電后，將內(nèi)部總線發(fā)送過來的命令轉發(fā)給各個子模塊，在采集狀態(tài)下，讀取FIFO中的數(shù)據(jù)，并對數(shù)值進行判斷，滿足條件時，將數(shù)據(jù)傳輸給Flash陣列控制模塊。在讀數(shù)狀態(tài)下，接收Flash陣列控制模塊傳遞過來的數(shù)據(jù)，并通過內(nèi)部總線將數(shù)據(jù)通過接口模塊上傳給上位機，進行數(shù)據(jù)的分析、判斷。

(3)Flash陣列控制模塊：系統(tǒng)上電后，該模塊對Flash無效塊進行掃描，并生成列表。在擦除狀態(tài)下，該模塊控制Flash陣列的擦除流程；在采集狀態(tài)下，該模塊將前一級送過來的數(shù)據(jù)進行存儲；在讀數(shù)狀態(tài)下，該模塊讀取Flash陣列中的數(shù)據(jù)，并傳遞給前一級模塊。其FPGA具體的控制流程圖如圖4所示。

3.2 Flash讀寫
本設計中，存儲芯片選用三星公司的K9WBG08U1M。Flash的寫入過程需要進行頁編程，頁編程的最大時間為700 ?滋s，典型時間為200 ?滋s，經(jīng)實際測試頁編程時間為150 ?滋s～250 ?滋s。在頁編程時間內(nèi)，不能對Flash進行操作。K9WBG08U1M擁有兩個片選信號，在chip1進入編程后，對chip2進行寫入操作，從而錯過編程時間。K9WBG08U1M可以將內(nèi)部存儲空間分為4個存儲平面，每個平面由2 048個塊和4 KB的頁寄存器組成，每個平面可以進行單獨的擦除和編程操作[6]。設計中，F(xiàn)lash采用交替雙平面編程方式，可以大大提高存儲芯片的寫入速度。在進行雙平面操作時，必須選擇plane0和plane1或者plane2和plane3同時進行操作。如令chip1中plane0和plane1為第1組，chip1中plane2和plane3為第2組，chip2中plane0和plane1為第3組，chip2中plane0和plane1為第4組，交替雙平面編程方式流程圖如圖5所示。當寫完第1組頁寄存器以后，將進入200 μs的編程時間，此時再對第2、3和4組加載數(shù)據(jù)。當?shù)?組加載完數(shù)據(jù)以后，第1組已經(jīng)完成了編程，可以繼續(xù)對第1組加載數(shù)據(jù)[7]。

為了方便對塊地址的統(tǒng)一管理，每次上電后先掃描Flash內(nèi)部無效塊，并生成無效塊列表，存放于FPGA內(nèi)部ROM中。只要不斷電，F(xiàn)lash的擦除、讀、寫操作都按照列表操作，不再進行無效塊檢測[8]。若對應的塊地址為有效塊，則將數(shù)據(jù)寫入該塊中。

3.3 模/數(shù)轉換

根據(jù)THS1408的采樣時序和采樣率確定A/D采集時序，如圖6所示。系統(tǒng)時鐘clk為60 MHz，通過計數(shù)器對系統(tǒng)時鐘進行十分頻，產(chǎn)生A/D采樣時鐘ad_clk為6 MHz，在時鐘上升沿對輸入的模擬信號進行采樣并進行模/數(shù)轉換，在時鐘下降沿輸出數(shù)字量，數(shù)據(jù)輸出延時25 ns。通過控制數(shù)據(jù)輸出使能out_oe完成轉換后的14 bit數(shù)字量的輸出，并將其緩存入外部FIFO中。當符合觸發(fā)條件時，將數(shù)據(jù)存入對應的16 GB Flash陣列中。

4 實驗結果與驗證

為驗證系統(tǒng)的功能，將采集與存儲系統(tǒng)接入地面測試系統(tǒng)，如圖7所示。
在地面檢測模式下，地面測試臺向系統(tǒng)提供模擬信號供其采集(這里提供頻率為3.8 Hz的正弦模擬信號)。采集與存儲系統(tǒng)對此正弦模擬信號進行采集、A/D轉換、編幀和存儲。當采集存儲結束之后，地面測試臺向采集和存儲系統(tǒng)下發(fā)讀數(shù)命令將系統(tǒng)轉換存儲后的數(shù)據(jù)讀回測試臺，并通過USB將數(shù)據(jù)上傳給上位機。上位機軟件對數(shù)據(jù)采集模塊采回的數(shù)據(jù)進行數(shù)據(jù)處理和分析，在數(shù)據(jù)的幀校驗準確無誤后，對分解后的數(shù)據(jù)進行繪圖分析，繪圖結果如圖8所示，可以清楚地看到正弦波形。通過10次連續(xù)的采集和Flash讀取測試，驗證了系統(tǒng)的可靠性和準確性。

本文介紹了一種基于FPGA的高速采集和深存儲的模塊設計，整個設計在實現(xiàn)高速數(shù)據(jù)采集的同時也實現(xiàn)了大容量的數(shù)據(jù)存儲。物理層上采用高速的模/數(shù)轉換器，同時增加了放大、濾波等調(diào)理電路，在硬件電路上降低了信號的噪聲，并且采用了構造Flash陣列的方法，提高了數(shù)據(jù)的存儲深度。該設計已可實現(xiàn)采樣率為6 MHz的數(shù)據(jù)采集以及高達16 GB的存儲容量，并具有實現(xiàn)簡單以及功耗低的特點，在高速數(shù)據(jù)傳輸應用中具有很高的應用和參考價值。

參考文獻
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