兩個好習慣提高FPGA開發效率
假如我們不明確這一點，當改好代碼，增加完的新的feature，跑 testbench 發現仿真失敗了....
Xilinx RAM地址沖突
對于DRAM，寫數據是 synchronous write，需要一個時鐘周期， 讀數據是 async....
Xilinx Vivado LOCK_PINS屬性介紹
LOCK_PINS 是 Xilinx Vivado 做物理約束的屬性之一。用來將LUT的邏輯輸入（I....
為什么setup檢查下一個沿而hold檢查當前沿
做數字電路設計的可能都見過圖一所示的setup和hold時間檢查，從圖中可以明顯看出，setup t....
LUTRAM 讀寫使用不同時鐘的CDC Path
當 LUTRAM 讀寫使用不同的時鐘，寫時鐘 wclk_a，讀時鐘 rclk_b。
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