3、邏輯設計與驗證（LDV）

　　LDV包括的模塊有：

　　A、verilog-xl仿真器

　　B、Leapfrog VHDL仿真器

　　支持混合語言的仿真，其vhdl語言的仿真是通過編譯后仿真，加快了速度。

　　C、Affirma NC Verilog仿真器

　　其主要的特點是適合于大系統(tǒng)的仿真。

　　D、Affirma NC VHDL仿真器

　　適用于VHDL語言的仿真。

　　E、Affirema 形式驗證工具--等價檢驗器

　　F、Verifault-XL 故障仿真器

　　用來測試芯片的可測性設計的。

　　G、VeriSure代碼覆蓋率檢查工具

　　H、Envisia Build Gates 綜合工具

　　4、時序驅(qū)動的深亞微米設計

　　Cadence 的底層軟件有：

　　A、邏輯設計規(guī)劃器。

　　這是用于設計早期的規(guī)劃工具。其主要用途是延時預測、生成供綜合工具使用的線路負載模型。這個工具是用來在物理設計的早期象邏輯設計者提供設計的物理信息。

　　B、物理設計規(guī)劃器。

　　物理設計的前期規(guī)劃。對于大型設計而言，物理設計的前期規(guī)劃非常重要。很多流程中，在前期的物理規(guī)劃（floorplan）結束后，就需要一次反標驗證設計的時序。

　　C、SE （Silicon Ensemble）布局布線器

　　se是一個布局布線的平臺，它可以提供多個布局布線及后期處理軟件的接口。

　　D、PBO Optimization基于布局的優(yōu)化工具

　　E、CT-GEN 時鐘樹生成工具

　　F、RC參數(shù)提取 HyperRules規(guī)生成，HyperExtract RC提取，RC簡化，和delay計算

　　G、Pearl靜態(tài)時序分析

　　Pearl 除了界面友好的特點外，還有就是可以和spice仿真器交換數(shù)據(jù)來進行關鍵路徑的仿真。 H、Vampire驗證工具

　　5、全定制ic設計工具

　　這部分的工具包括：

　　A、Virtuos Schematic Composer ： IC Design Entry

　　它是可以進行混合輸入的原理圖輸入方式。支持 vhdl/hdl語言的文本輸入。

　　B、Affirma Analog DEsign Environment

　　這是一個很好的混合信號設計環(huán)境

　　C、Virtuos Layout Editor版圖編輯

　　它支持參數(shù)化單元，應該是一個很好的特性。

　　D、Affirma Spectra

　　高級電路仿真器和hspice一類的仿真器。

　　E、Virtuoso Layout Synthesizer

　　直接的layout生成工具，小規(guī)模設計環(huán)境

　　F、Assura驗證環(huán)境，包括diva

　　G、dracula驗證和參數(shù)提取包

　　H、ICCragtsman 布局設計的環(huán)境。

　　在面向ip的設計中比較合適。