鏗騰電子科技有限公司（Cadence Design Systems， Inc； NASDAQ：CDNS）是一個專門從事電子設(shè)計(jì)自動化（EDA）的軟件公司，由SDA Systems和ECAD兩家公司于1988年兼并而成。是全球最大的電子設(shè)計(jì)技術(shù)（Electronic Design Technologies）、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo)體、計(jì)算機(jī)系統(tǒng)、網(wǎng)絡(luò)工程和電信設(shè)備、消費(fèi)電子產(chǎn)品以及其它各類型電子產(chǎn)品的設(shè)計(jì)。產(chǎn)品涵蓋了電子設(shè)計(jì)的整個流程，包括系統(tǒng)級設(shè)計(jì)，功能驗(yàn)證，IC綜合及布局布線，模擬、混合信號及射頻IC設(shè)計(jì)，全定制集成電路設(shè)計(jì)，IC物理驗(yàn)證，PCB設(shè)計(jì)和硬件仿真建模等。 其總部位于美國加州圣何塞（San Jose），在全球各地設(shè)有銷售辦事處、設(shè)計(jì)及研發(fā)中心。2016年，Cadence被《財(cái)富》雜志評為“全球年度最適宜工作的100家公司”。

　　Cadence 是一個大型的EDA 軟件，它幾乎可以完成電子設(shè)計(jì)的方方面面。包括ASIC 設(shè)計(jì)，FPGA 設(shè)計(jì)和PCB 板設(shè)計(jì)。與眾所周知的EDA 軟件Synopsys相比，Cadence 的綜合工具略為遜色。然而Cadence 在仿真電路圖設(shè)計(jì)，自動布局布線，版圖設(shè)計(jì)及驗(yàn)證等方面卻有著絕對的優(yōu)勢.Cadence 與Synopsys的結(jié)合可以說是EDA 設(shè)計(jì)領(lǐng)域的黃金搭檔。此外Cadence 公司還開發(fā)了自己的編程語言skill，并為其編寫了編譯器。由于skill 語言提供編程接口甚至與C 語言的接口，所以可以以Cadence 為平臺進(jìn)行擴(kuò)展用戶，還可以開發(fā)自己的基于Cadence 的工具。實(shí)際上整個Cadence 軟件可以理解為一個搭建在skill語言平臺上的可執(zhí)行文件集。所有的Cadence 工具都是用Skill 語言編寫的。

　　Cadence 是一個大型的EDA 軟件，它幾乎可以完成電子設(shè)計(jì)的方方面面，包括ASIC 設(shè)計(jì)、FPGA 設(shè)計(jì)和PCB 板設(shè)計(jì)。Cadence 在仿真、電路圖設(shè)計(jì)、自動布局布線、版圖設(shè)計(jì)及驗(yàn)證等方面有著絕對的優(yōu)勢。Cadence 包含的工具較多幾乎包括了EDA 設(shè)計(jì)的方方面面。下面主要介紹其產(chǎn)品線的范圍。

　　1、板級電路設(shè)計(jì)系統(tǒng)

　　包括原理圖輸入、生成、模擬數(shù)字/混合電路仿真，fpga設(shè)計(jì)，pcb編輯和自動布局布線mcm電路設(shè)計(jì)、高速pcb版圖的設(shè)計(jì)仿真等等。包括：

　　A、Concept HDL原理圖設(shè)計(jì)輸入工具， 有for NT和for Unix的產(chǎn)品。

　　B、Check Plus HDL原理圖設(shè)計(jì)規(guī)則檢查工具。（NT & Unix）

　　D、Allegro Expert專家級PCB版圖編輯工具 （NT & Unix）

　　E、SPECTRA Expert AutoRouter 專家級pcb自動布線工具

　　F、SigNoise信噪分析工具

　　G、EMControl 電磁兼容性檢查工具

　　H、Synplify FPGA / CPLD綜合工具

　　I、HDL Analyst HDL分析器

　　J、Advanced Package Designer先進(jìn)的MCM封裝設(shè)計(jì)工具

　　2、Alta系統(tǒng)級無線設(shè)計(jì) 這部分包括：

　　A、SPW （Cierto Signal Processing Work System）信號處理系統(tǒng)。 可以說，spw包括了matlab的很多功能，連demo都有點(diǎn)象。它是面向電子系統(tǒng)的模塊化設(shè)計(jì)、仿真和實(shí)現(xiàn)的環(huán)境。它的通常的應(yīng)用領(lǐng)域包括無線和有線載波通信、多媒體和網(wǎng)絡(luò)設(shè)備。在進(jìn)行算法設(shè)計(jì)、濾波器設(shè)計(jì)、c Code生成、軟/硬件結(jié)構(gòu)聯(lián)合設(shè)計(jì)和硬件綜合的理想環(huán)境。

　　它里面非常有意思的就是信號計(jì)算器。

　　B、HDS （Hardware Design System）硬件系統(tǒng)設(shè)計(jì)系統(tǒng)

　　它現(xiàn)在是SPW的集成組件之一。包括仿真、庫和分析擴(kuò)展部分?？梢赃M(jìn)行spw的定點(diǎn)分析行為級和rtl級的代碼生成。

　　C、Mutimedia多媒體 （Multimedia Design Kit）

　　它可以進(jìn)行多媒體應(yīng)用的設(shè)計(jì)，包括電視會議系統(tǒng)、數(shù)字電視等等以及任何種類的圖象處理系統(tǒng)的設(shè)計(jì)。

　　D、無線技術(shù)Wireless（IS-136 Verification Environment）

　　無線電技術(shù)標(biāo)準(zhǔn)系統(tǒng)級驗(yàn)證工具，可以在系統(tǒng)級的抽象層上生成、開發(fā)和改進(jìn)遵守IS-54/136 標(biāo)準(zhǔn)的信號處理算法。在完成硬件結(jié)構(gòu)設(shè)計(jì)后，就可以使用hds直接生成可綜合的hdl描述和相應(yīng)的標(biāo)準(zhǔn)檢測程序（testbench）。 E、IS-95無線標(biāo)準(zhǔn)系統(tǒng)級驗(yàn)證 同上。

　　F、BONeS網(wǎng)絡(luò)協(xié)議分析和驗(yàn)證的設(shè)計(jì)工具。

　　它是一套軟件系統(tǒng)，專門用來做多媒體網(wǎng)絡(luò)結(jié)構(gòu)和協(xié)議的設(shè)計(jì)的?？梢杂脕砜焖俚纳珊头治鼋Y(jié)構(gòu)單元之間的信息流的抽象模型，并建立一個完整的無線網(wǎng)絡(luò)的運(yùn)作模型。例如，用戶可以改進(jìn)atm轉(zhuǎn)換器的算法，并建立其基于微處理器包括高速緩存和內(nèi)存和總線、通信處理方法的應(yīng)用模型。 G、VCC 虛擬協(xié)同設(shè)計(jì)工具包

　　它是用來進(jìn)行基于可重用的ip核的系統(tǒng)級設(shè)計(jì)環(huán)境。

　　3、邏輯設(shè)計(jì)與驗(yàn)證（LDV）

　　LDV包括的模塊有：

　　A、verilog-xl仿真器

　　B、Leapfrog VHDL仿真器

　　支持混合語言的仿真，其vhdl語言的仿真是通過編譯后仿真，加快了速度。

　　C、Affirma NC Verilog仿真器

　　其主要的特點(diǎn)是適合于大系統(tǒng)的仿真。

　　D、Affirma NC VHDL仿真器

　　適用于VHDL語言的仿真。

　　E、Affirema 形式驗(yàn)證工具--等價檢驗(yàn)器

　　F、Verifault-XL 故障仿真器

　　用來測試芯片的可測性設(shè)計(jì)的。

　　G、VeriSure代碼覆蓋率檢查工具

　　H、Envisia Build Gates 綜合工具

　　4、時序驅(qū)動的深亞微米設(shè)計(jì)

　　Cadence 的底層軟件有：

　　A、邏輯設(shè)計(jì)規(guī)劃器。

　　這是用于設(shè)計(jì)早期的規(guī)劃工具。其主要用途是延時預(yù)測、生成供綜合工具使用的線路負(fù)載模型。這個工具是用來在物理設(shè)計(jì)的早期象邏輯設(shè)計(jì)者提供設(shè)計(jì)的物理信息。

　　B、物理設(shè)計(jì)規(guī)劃器。

　　物理設(shè)計(jì)的前期規(guī)劃。對于大型設(shè)計(jì)而言，物理設(shè)計(jì)的前期規(guī)劃非常重要。很多流程中，在前期的物理規(guī)劃（floorplan）結(jié)束后，就需要一次反標(biāo)驗(yàn)證設(shè)計(jì)的時序。

　　C、SE （Silicon Ensemble）布局布線器

　　se是一個布局布線的平臺，它可以提供多個布局布線及后期處理軟件的接口。

　　D、PBO Optimization基于布局的優(yōu)化工具

　　E、CT-GEN 時鐘樹生成工具

　　F、RC參數(shù)提取 HyperRules規(guī)生成，HyperExtract RC提取，RC簡化，和delay計(jì)算

　　G、Pearl靜態(tài)時序分析

　　Pearl 除了界面友好的特點(diǎn)外，還有就是可以和spice仿真器交換數(shù)據(jù)來進(jìn)行關(guān)鍵路徑的仿真。 H、Vampire驗(yàn)證工具

　　5、全定制ic設(shè)計(jì)工具

　　這部分的工具包括：

　　A、Virtuos Schematic Composer ： IC Design Entry

　　它是可以進(jìn)行混合輸入的原理圖輸入方式。支持 vhdl/hdl語言的文本輸入。

　　B、Affirma Analog DEsign Environment

　　這是一個很好的混合信號設(shè)計(jì)環(huán)境

　　C、Virtuos Layout Editor版圖編輯

　　它支持參數(shù)化單元，應(yīng)該是一個很好的特性。

　　D、Affirma Spectra

　　高級電路仿真器和hspice一類的仿真器。

　　E、Virtuoso Layout Synthesizer

　　直接的layout生成工具，小規(guī)模設(shè)計(jì)環(huán)境

　　F、Assura驗(yàn)證環(huán)境，包括diva

　　G、dracula驗(yàn)證和參數(shù)提取包

　　H、ICCragtsman 布局設(shè)計(jì)的環(huán)境。

　　在面向ip的設(shè)計(jì)中比較合適。