VLSI是超大規模集成電路的簡稱，本內容介紹了VLSI的定義概述，并對VLSI測試技術進行了展望，介紹了VLSI可靠性技術的應用和發展
超大規模集成電路(Very Large Scale Integration)

　　集成電路(integrated circuit，港臺稱之為積體電路)是一種微型電子器件或部件。采用一定的工藝，把一個電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導體晶片或介質基片上，然后封裝在一個管殼內，成為具有所需電路功能的微型結構;其中所有元件在結構上已組成一個整體，這樣，整個電路的體積大大縮小，且引出線和焊接點的數目也大為減少，從而使電子元件向著微小型化、低功耗和高可靠性方面邁進了一大步。 它在電路中用字母“IC”(也有用文字符號“N”等)表示。

　　超大規模集成電路(Very Large Scale Integrated circuits：VLSI)

　　在一塊芯片上集成的元件數超過10萬個，或門電路數超過萬門的集成電路，稱為超大規模集成電路。超大規模集成電路是20世紀70年代后期研制成功的，主要用于制造存儲器和微處理機。64k位隨機存取存儲器是第一代超大規模集成電路，大約包含15萬個元件，線寬為3微米。

　　目前超大規模集成電路的集成度已達到600萬個晶體管，線寬達到0.3微米。用超大規模集成電路制造的電子設備，體積小、重量輕、功耗低、可靠性高。利用超大規模集成電路技術可以將一個電子分系統乃至整個電子系統“集成”在一塊芯片上，完成信息采集、處理、存儲等多種功能。例如，可以將整個386微處理機電路集成在一塊芯片上，集成度達250萬個晶體管。超大規模集成電路研制成功，是微電子技術的一次飛躍，大大推動了電子技術的進步，從而帶動了軍事技術和民用技術的發展。超大規模集成電路已成為衡量一個國家科學技術和工業發展水平的重要標志，也是世界主要工業國家，特別是美國和日本競爭最激烈的一個領域。

　　VlSI測試技術展望

　　a) 指數上升的芯片時鐘頻率對芯片測試的影響。

　　研究表明，全速測試遠比在較慢的時鐘頻率下進行的測試有效得多。對于高速電路，全速測試或者基于時延故障模型的測試，將越來越重要。顯然，要實施全速測試，ATE必須能夠以不低于被測電路的時鐘頻率工作。然而，高速的ATE非常昂貴。根據2000年的數據，一個能以1GHz的頻率施加測試激勵的ATE，每增加一個測試管腳其價格就上升3000美元。因此，用這樣的測試儀進行高速測試的費用也很高。于是，半導體工業面臨兩個矛盾的問題。一方面，世界上大多數廠家的測試能力仍然只允許進行100MHz左右的時鐘頻率測試;另一方面，許多需要測試的芯片的時鐘頻率已經達到或超過了1GHz。

　　此外，在GHz的時鐘頻率下，線的電感開始活躍起來，電磁干擾(Electromagnetic Interference，簡稱EMI)測試是高速芯片對測試的另一個需求。需要定義考慮電磁作用的、包括軟錯誤模型(soft error model)在內的新的故障模型以及測試方法。

　　b) 不斷增加的晶體管密度對芯片測試的影響。

　　VLSI芯片晶體管的特征尺寸大約以每年10.5%的速度縮小，導致晶體管的密度大約以每年22.1%的速度增加。由于芯片I/O管腳的物理特性必須維持在宏觀級別上，以確保芯片的連接和電路板的制作;而硅片的特征尺寸已經迅速地從微米級升級到納米級。換句話說，芯片I/O和板級接口的規模升級與內部電路不一致，導致了晶體管數與管腳數的比值飛速增長。使得從芯片的管腳來控制芯片內部的晶體管變得越來越困難，這種有限的訪問內部晶體管的能力給芯片測試帶來了極大的復雜度。

　　晶體管密度的增加也帶來了單位面積功耗的增加。首先，芯片設計時就要考慮功耗的驗證測試;其次，施加測試時必須小心調整測試向量，避免過大的測試功耗將芯片燒壞;最后，可能需要降低晶體管的閾值電壓來減少功耗，隨之帶來的漏電流的增加會使得IDDQ測試的有效性降低。

　　c) 模擬和數字設備集成到一個芯片上對測試的影響。

　　通過將模擬和數字設備集成到一個芯片上，提高了系統的性能，但也帶來了片上混合信號電路測試的新課題。SOC對測試的影響主要體現在下面幾個方面：

　　i. 需要了解和分析穿過工藝邊界(數字和模擬之間、光和射頻電路之間等)的工藝過程變化(process variation)和制造引起的缺陷。

　　ii. 需要研究SOC的高層抽象模型，以獲得可以接受的模擬速度和模擬精度。需要在非常高的抽象層次捕獲模擬電磁效應。

　　iii. 系統芯片上互連線將成為影響芯片延遲性能的主要成分。互連線延遲比邏輯門的延遲更重要，并且將日益變得越來越重要。

　　iv. 需要研究數字、模擬、微電機(Micro-Electromechanical，簡稱MEM)和光學系統的有效行為模型。

　　v. 需要發明針對光學、化學和微電機系統故障的新的診斷技術。

　　vi. 由于SOC采取混合工藝，需要有預言穿過工藝邊界的熱應力和機械應力的能力。

　　人們需要新的測試激勵產生算法，為SOC組件產生低成本高覆蓋率的數字和模擬測試激勵和波形。簡單的故障模型，即目前最受歡迎的固定型故障模型已經遠不能覆蓋現實的物理缺陷，必須輔助以時延故障模型、IDDQ提升的電流故障模型以及其他各種不同的模型，實施多樣化的測試。SOC設計面臨擴展的DFT和BIST、性能驗證、調試和早期芯片原型通過DFT和BIST的診斷。為降低測試成本所做的各種努力將持續成為SOC測試的重要課題。