VLSI是超大規模集成電路的簡稱，本內容介紹了VLSI的定義概述，并對VLSI測試技術進行了展望，介紹了VLSI可靠性技術的應用和發展
超大規模集成電路(Very Large Scale Integration)

　　集成電路(integrated circuit，港臺稱之為積體電路)是一種微型電子器件或部件。采用一定的工藝，把一個電路中所需的晶體管、二極管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導體晶片或介質基片上，然后封裝在一個管殼內，成為具有所需電路功能的微型結構;其中所有元件在結構上已組成一個整體，這樣，整個電路的體積大大縮小，且引出線和焊接點的數目也大為減少，從而使電子元件向著微小型化、低功耗和高可靠性方面邁進了一大步。 它在電路中用字母“IC”(也有用文字符號“N”等)表示。

　　超大規模集成電路(Very Large Scale Integrated circuits：VLSI)

　　在一塊芯片上集成的元件數超過10萬個，或門電路數超過萬門的集成電路，稱為超大規模集成電路。超大規模集成電路是20世紀70年代后期研制成功的，主要用于制造存儲器和微處理機。64k位隨機存取存儲器是第一代超大規模集成電路，大約包含15萬個元件，線寬為3微米。

　　目前超大規模集成電路的集成度已達到600萬個晶體管，線寬達到0.3微米。用超大規模集成電路制造的電子設備，體積小、重量輕、功耗低、可靠性高。利用超大規模集成電路技術可以將一個電子分系統乃至整個電子系統“集成”在一塊芯片上，完成信息采集、處理、存儲等多種功能。例如，可以將整個386微處理機電路集成在一塊芯片上，集成度達250萬個晶體管。超大規模集成電路研制成功，是微電子技術的一次飛躍，大大推動了電子技術的進步，從而帶動了軍事技術和民用技術的發展。超大規模集成電路已成為衡量一個國家科學技術和工業發展水平的重要標志，也是世界主要工業國家，特別是美國和日本競爭最激烈的一個領域。

　　VlSI測試技術展望

　　a) 指數上升的芯片時鐘頻率對芯片測試的影響。

　　研究表明，全速測試遠比在較慢的時鐘頻率下進行的測試有效得多。對于高速電路，全速測試或者基于時延故障模型的測試，將越來越重要。顯然，要實施全速測試，ATE必須能夠以不低于被測電路的時鐘頻率工作。然而，高速的ATE非常昂貴。根據2000年的數據，一個能以1GHz的頻率施加測試激勵的ATE，每增加一個測試管腳其價格就上升3000美元。因此，用這樣的測試儀進行高速測試的費用也很高。于是，半導體工業面臨兩個矛盾的問題。一方面，世界上大多數廠家的測試能力仍然只允許進行100MHz左右的時鐘頻率測試;另一方面，許多需要測試的芯片的時鐘頻率已經達到或超過了1GHz。

　　此外，在GHz的時鐘頻率下，線的電感開始活躍起來，電磁干擾(Electromagnetic Interference，簡稱EMI)測試是高速芯片對測試的另一個需求。需要定義考慮電磁作用的、包括軟錯誤模型(soft error model)在內的新的故障模型以及測試方法。

　　b) 不斷增加的晶體管密度對芯片測試的影響。

　　VLSI芯片晶體管的特征尺寸大約以每年10.5%的速度縮小，導致晶體管的密度大約以每年22.1%的速度增加。由于芯片I/O管腳的物理特性必須維持在宏觀級別上，以確保芯片的連接和電路板的制作;而硅片的特征尺寸已經迅速地從微米級升級到納米級。換句話說，芯片I/O和板級接口的規模升級與內部電路不一致，導致了晶體管數與管腳數的比值飛速增長。使得從芯片的管腳來控制芯片內部的晶體管變得越來越困難，這種有限的訪問內部晶體管的能力給芯片測試帶來了極大的復雜度。

　　晶體管密度的增加也帶來了單位面積功耗的增加。首先，芯片設計時就要考慮功耗的驗證測試;其次，施加測試時必須小心調整測試向量，避免過大的測試功耗將芯片燒壞;最后，可能需要降低晶體管的閾值電壓來減少功耗，隨之帶來的漏電流的增加會使得IDDQ測試的有效性降低。

　　c) 模擬和數字設備集成到一個芯片上對測試的影響。

　　通過將模擬和數字設備集成到一個芯片上，提高了系統的性能，但也帶來了片上混合信號電路測試的新課題。SOC對測試的影響主要體現在下面幾個方面：

　　i. 需要了解和分析穿過工藝邊界(數字和模擬之間、光和射頻電路之間等)的工藝過程變化(process variation)和制造引起的缺陷。

　　ii. 需要研究SOC的高層抽象模型，以獲得可以接受的模擬速度和模擬精度。需要在非常高的抽象層次捕獲模擬電磁效應。

　　iii. 系統芯片上互連線將成為影響芯片延遲性能的主要成分。互連線延遲比邏輯門的延遲更重要，并且將日益變得越來越重要。

　　iv. 需要研究數字、模擬、微電機(Micro-Electromechanical，簡稱MEM)和光學系統的有效行為模型。

　　v. 需要發明針對光學、化學和微電機系統故障的新的診斷技術。

　　vi. 由于SOC采取混合工藝，需要有預言穿過工藝邊界的熱應力和機械應力的能力。

　　人們需要新的測試激勵產生算法，為SOC組件產生低成本高覆蓋率的數字和模擬測試激勵和波形。簡單的故障模型，即目前最受歡迎的固定型故障模型已經遠不能覆蓋現實的物理缺陷，必須輔助以時延故障模型、IDDQ提升的電流故障模型以及其他各種不同的模型，實施多樣化的測試。SOC設計面臨擴展的DFT和BIST、性能驗證、調試和早期芯片原型通過DFT和BIST的診斷。為降低測試成本所做的各種努力將持續成為SOC測試的重要課題。

　　VlSI可靠性技術的應用與發展

　　在工程應用中可靠性技術貫穿于VLSI需求分析、產品設計、制造工藝、試驗檢測以及應用全過程的各個階段和方面，軍事電子和航天技術的發展對VLSI提出了越來越高的可靠性要求，推動了VLSI可靠性技術的不斷發展。由于技術的發展和需求的推動，VLSI可靠性保證已從過去主要通過可靠性試驗和篩選來控制最終產品的可靠性，逐步轉向加強工藝過程控制、加強可靠性設計與功能設計的協同，在考慮工藝能力和功能設計的同時，針對主要失效機理提出對策措施，并對VLSI在全壽命周期中以及特定環境條件下的可靠性指標及其成本進行綜合權衡，據此在電路設計、結構設計和版圖布局、材料選擇、工藝流程和參數選擇、工藝過程控制、設計驗證與過程評價、產品的可靠性試驗評價與篩選等環節引入適當的可靠性技術，使產品的可靠性水平得到保證和提高。VLSI可靠性技術包含了可靠性設計與模擬、可靠性試驗與評價、工藝過程質量控制、失效機理與模型研究以及失效分析技術等五個主要的技術方向，隨著可靠性物理研究的不斷深入，VLSI可靠性技術呈現出模型化、定量化、綜合化的發展趨勢。

　　由于VLSI集成度一直遵循“摩爾定律”以每18個月翻一番的速度急劇增加，目前一個芯片上集成的電路元件數早已超過一個億，這種發展趨勢正在使VLSI在電子設備中扮演的角色從器件芯片轉變為系統芯片(SOC);與此同時，深亞微米的VLSI工藝特征尺寸已達到0.18 μm以下，在特征尺寸不斷縮小、集成度和芯片面積以及實際功耗不斷增加的情況下，物理極限的逼近使影響VLSI可靠性的各種失效機理效應敏感度增強，設計和工藝中需要考慮和權衡的因素大大增加，剩余可靠性容限趨于消失，從而使VLSI可靠性的保證和提高面臨巨大的挑戰。因此，國際上針對深亞微米/超深亞微米VLSI主要失效機理的可靠性研究一直在不斷深入，新的失效分析技術和設備不斷出現，世界上著名的集成電路制造廠商都建立了自己的VLSI質量與可靠性保證系統，并且把針對VLSI主要失效機理的晶片級和封裝級可靠性評價測試結構的開發和應用納入其質量保證計劃，可靠性模擬在可靠性設計與評估中的應用也日益增多。在進一步完善晶片級可靠性(WLR)、統計過程控制(SPC)和面向可靠性的實驗設計方法(DOE)等可靠性技術的同時，國際上在90年代提出了內建可靠性(BIR)的新概念，把相關的各種可靠性技術有目標地、定量地綜合運用于VLSI的研發和生產過程，從技術和管理上構建VLSI質量與可靠性的保證體系，以滿足用戶對降低VLSI失效率、提高其可靠性水平的越來越高的要求。

　　VlSI發展思路

　　在我國，VLSI可靠性技術經過近兩個五年計劃的研究和實踐，發展與應用已經上了一個新臺階。在VLSI工藝可靠性評價與保證技術方面，建立了面向國內重點集成電路研究的生產線的晶片級可靠性技術WLR，包括工藝質量評價PCM技術、可靠性評價REM技術和工藝質量控制SPC技術，為集成電路制造階段工藝質量控制和可靠性保證提供了必要的方法和手段，為考核工藝線質量和可靠性能力水平提供了定量依據;在VLSI可靠性設計、模擬與分析技術方面，針對當前VLSI設計階段的可靠性問題開展了針對主要失效機理的可靠性設計技術研究，自行開發了集成電路可靠性綜合模擬器ISRIC，建立并逐步完善了以電子束測試、光發射故障診斷、電子微探針分析和IDDQ測試為核心的綜合失效定位技術，并實施和驗證了這些技術的有效性，達到了工程實用化的要求。這些技術與90年代尤其是近幾年國外普遍采用的可靠性評價方法和技術相一致，具有技術先進和實用性強的特點，在國內幾條典型的集成電路生產線和多個電路產品中應用，對穩定工藝和提高工藝成品率，實現批次性工藝可靠性評價和工藝可靠性一致性監測，保證集成電路工藝平臺及電路產品的可靠性發揮了重要的作用。我國VLSI可靠性技術的發展具有以下特點：

　　(1)通過失效模式和失效機理分析，揭示導致失效和影響可靠性的內在根本原因，有針對性地進行可靠性設計—失效分析—信息反饋—設計改進，形成循環，以這樣的技術途徑促進VLSI固有可靠性水平提高。

　　(2)緊跟國際上先進的VLSI可靠性技術發展趨勢，如WLR技術、可靠性模擬技術、先進的失效分析技術等，并進行了深入研究和工程應用。

　　(3)由于我國VLSI可靠性技術應用的工藝平臺與國外有差距，因此目前我們研究和解決的重點是微米/亞微米器件的可靠性問題，而國際上可靠性研究的對象則是超深亞微米器件的可靠性問題。?

　　(4)我國VLSI可靠性技術面向工程應用，實用性強。以PCM、REM和SPC為核心的工藝可靠性評價與保證技術已經被采用，并取得成效。

　　未來十年將是國內VLSI產業和技術大發展的十年，將建成多個微電子產業基地，形成以0.25 μm以下VLSI加工技術為核心的設計、制造、測試、封裝企業群，并帶動全國范圍的微電子技術的蓬勃發展。VLSI可靠性技術的發展必需抓住時機，依托這一發展趨勢，突出重點，以應用促發展。

　　(1)在“十五”期間進一步加強對VLSI可靠性應用研究的投入，開展以ASIC、特別是SOC、CPU和DSP等為代表產品的VLSI可靠性設計與驗證技術、晶片級(WLR)的可靠性評價與保證技術，Foundry標準工藝線的可靠性參數建庫技術，超深亞微米器件失效物理研究，新材料、新器件結構的失效機理研究，無損檢測和評價篩選新方法研究，以及新的失效分析技術研究，有效控制各種失效模式，實現可靠性增長。

　　(2)依托電子元器件可靠性物理及其應用技術國家重點實驗室在微電子器件可靠性研究方面的技術和設備條件，通過進一步的能力擴展建設，形成VLSI可靠性評價、試驗、篩選、老化、失效分析等系列化的可靠性技術支撐體系，為半導體工業界提供相關技術服務。

　　(3)制定和實施可靠性相關標準。補充和完善現有國家標準、國軍標、企業標準中相關的可靠性內容，建立和完善各類可靠性設計、評價、試驗、工藝控制和模擬等行業標準、規范與實施細則，使VLSI設計和工藝過程中可靠性實施有定量的考核標準與依據，保證工藝成品率和產品的可靠性。?

　　(4)全面推廣應用成熟的可靠性技術是VLSI可靠性保證計劃實施的關鍵。特別是標準工藝線的工序能力考核和SPC控制技術、標準工藝的可靠性評價技術、可靠性設計與仿真評價技術等應在全行業內推廣應用。