在科學計算中，需要大量的矩陣運算，而矩陣運算中乘法運算是其他運算的基礎，如能提高嵌入式系統中浮點矩陣乘法運算的速度，則可加快其他類型的矩陣運算速度。

　　目前實現浮點矩陣運算的方法，有直接使用VHDL語言編寫的浮點矩陣相乘處理單元[1]，關鍵技術是乘累加單元的設計，通常依據設計者的編程水平決定硬件性能。同樣，FPGA廠商也推出了一定規模的浮點矩陣運算IP核[2]，其應用針對本廠家器件，且經過專業調試和硬件實測，性能穩定且優于手寫代碼，但還有一些可改進的地方。

　　本文基于Altera的算法IP核，采用數選方式對矩陣運算中的單精度浮點矩陣相乘進行改進，可推廣到階數更高的矩陣運算和雙精度浮點、復數單精度浮點運算中。

　　1 浮點矩陣相乘的IP核原理

　　Altera公司推出的浮點矩陣相乘IP核ALTFP_MATRIX_MULT，適用于Quartus10.1版本以上的軟件環境，能夠進行一定規模的浮點矩陣計算，原理圖如圖1所示。

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　　圖1的矩陣相乘結合流水線方式控制數據流動，關鍵部分為核心PE(Processing Element)單元實現兩浮點數的相乘。輸入數據在控制器的引導下分為AA矩陣和BB矩陣，分別存于M144K或M9K存儲器中，在計算指令的控制下做浮點相乘運算，接著并行地浮點相加完成輸出。分析整個計算結構，要達到較好的性能就需要耗費多個存儲器和多個浮點相乘單元。列出矩陣相乘的基本時序圖如圖2所示。

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　　從時序圖可見，整個IP核有7個輸入、4個輸出，分為數據加載、數據處理、數據輸出三個階段。在系統同步時鐘sysclk的驅動下，loadaa、loadbb對數據loaddata進行乘數矩陣、被乘數矩陣使能，將數據加載到存儲器中。當calcimatrix上升沿到來時，進行矩陣乘法運算并輸出數據outdata，且在outvalid為高電平時有效。在整個數據輸出有效階段，完成信號done處于低電平，其余階段為高電平。

　　浮點矩陣運算IP核的運算方式分為單精度、雙精度、復數單精度三種方式，矩陣運算階數有8、16、32、64、96、128階6種，并不能實現任意階矩陣的相乘，隨著矩陣階數的增大，最高時鐘頻率在下降，同時占用器件資源在增加，耗用最多的是存儲器資源，呈幾何倍數增長。

　　2 數選實矩陣相乘設計

　　在矩陣相乘運算中最基礎的是2階矩陣的相乘，核心部分為乘累加器[3]，通過適當數選控制，可使整個矩陣運算具有高時鐘頻率。如圖3為2階矩陣相乘電路。

　　整個矩陣相乘模塊的設計，結合數據選擇的控制方式，分為流水線數據輸入、數據相乘、數據輸出三部分。在流水線數據輸入模塊，采用流水線的方式輸入乘矩陣數據KA、KB，被乘數矩陣數據A、B，以同步系統時鐘啟動兩個數據選擇器，由cntr0控制兩個數選器選擇數據輸出到乘法器兩端;將乘法器的輸入數據相乘并存于寄存器中;最后在數據輸出部分cntr1模塊的控制下，累加輸出矩陣數據X、Y，完成矩陣運算。以Altera器件EP2C35F672C6為映射器件，其時鐘頻率為250 MHz。在Quartus7.2軟件編程下，運行此2階乘法器，可獲得248.69 MHz的最高時鐘頻率。占用資源為172個邏輯單元、152個寄存器、2個9位乘法器，且在輸入數據之后2個時鐘輸出運算結果，如圖4所示。設計具有較高的計算性能，關鍵點在于數據選擇器在電路運算過程中的作用，取代了存儲器單一存儲的目的，可進行乒乓式實時數據流動，提高系統運算效率，節省了一半存儲器。

　　圖4中乘矩陣[KA KB]在Matlab中的表示為[5 3;2 4]，被乘矩陣[A B]表示為[2 2;3 4]，得到的輸出結果為[16 27;12 22]，可見FPGA運算結果與Matlab結果一致。

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