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　　EJTAG(Enhanced Joint Test Action Group)是MIPS公司根據(jù)IEEE 1149.1協(xié)議的基本構造和功能擴展而制定的規(guī)范，是一個硬件/軟件子系統(tǒng)，在處理器內部實現(xiàn)了一套基于硬件的調試特性，用于支持片上調試。

　　龍芯一號處理器IP核是在龍芯一號處理器基礎上，對功耗、面積和性能等各方面進行改進而得到的高度靈活、適用于更廣泛領域的處理器內核。它采用RISC架構，可運行MIPS III指令集，支持EJTAG調試功能，采用可配置架構，可在滿足用戶性能要求的前提下，實現(xiàn)最低成本的產品集成。

　　1 EJTAG工作機制及實現(xiàn)

　　1.1 EJTAG組成

　　所有MIPS的微處理器或是包含MIPS核的SoC芯片組件均提供對EJTAG調試的支持。EJTAG接口利用JTAG的TAP(Test Access Port)訪問方式，將測試數(shù)據(jù)傳入或者傳出處理器核。EJTAG可實現(xiàn)的功能包括：訪問處理器的寄存器、訪問系統(tǒng)內存空間、設置軟件/硬件斷點、單步/多步執(zhí)行等。如圖1所示，EJTAG調試功能模塊由4部分組成：CPU核內部的組件擴展，硬件斷點單

　　元，調試控制寄存器(DCR)以及TAP接口。

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　　1.2 EJTAG工作機制

　　處理器在某個調試例外(debug exception，如單步運行、斷點等)產生以后，進入到調試模式(debug mode)，直到DERET指令執(zhí)行以后從調試模式退出來。在這段時間里，處理器執(zhí)行調試例外處理過程。在調試例外處理過程中，調試軟件通過對TAP處理器的訪問操作，實現(xiàn)了對普通寄存器的訪問、協(xié)處理器的訪問、系統(tǒng)內存空間的訪問等功能。系統(tǒng)退出調試模式以后允許應用程序或是系統(tǒng)代碼繼續(xù)執(zhí)行，直到遇到下一個調試例外。重復以上過程，EJTAG實現(xiàn)了單步運行或者多步運行等調試功能。

　　1.2.1 調試例外

　　在體系結構的設計上，EJTAG并不需要與CPU緊密結合，但CPU必須提供調試寄存器、進入調試模式和在調試模式下執(zhí)行指令的能力，更重要的是調試例外的優(yōu)先級必須高于其他處理器的例外(exception)。EJTAG調試是通過處理器的調試例外來實現(xiàn)的，調試例外將CPU從非調試模式(non-debug mode)轉到調試模式。在調試模式下也可以再發(fā)生調試例外，這種例外就叫做“調試模式例外(debuIg mode exception)”。

　　MIPS 4KC處理器提供的調試例外如表1所列。

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　　當CPU執(zhí)行了軟件斷點指令(SDBBP)，或者發(fā)生了單步調試，或者在EJTAG回路中產生了JtagBrk調試事件，或者發(fā)生了硬件斷點時，CPU就會產生調試例外。SDBBP是一個標準的MIPS指令集指令，軟件斷點的設置就是調試軟件通過把正常的應用程序代碼替換成軟件斷點指令來實現(xiàn)的。EJTAG支持指令斷點和數(shù)據(jù)斷點兩種類型的硬件斷點，指令斷點發(fā)生在處理器取指過程中，數(shù)據(jù)斷點發(fā)生加載/存儲傳輸過程中，它們可以設置在任何地址空間中，包括不能被改寫的ROM空間。調試例外發(fā)生后，CPU首先屏蔽地址錯誤異常和中斷異常，然后轉向調試例外處理程序的執(zhí)行。調試例外處理程序是由調試軟件通過與TAP處理器的配合，利用EJTAG接口實現(xiàn)的。在調試模式下，CPU仍能夠正常地訪問協(xié)處理器和系統(tǒng)內存空間等處理器資源。

　　調試寄存器包括DEBUG寄存器、DEPC寄存器和DESAVE寄存器，都被定義在協(xié)處理器中。DEBUG寄存器保存了CPU進入調試模式的原因，以及同時是否發(fā)生了其他CPU例外的標志位，也被用來控制單步運行的設置。DEPC(Debug Exception Program Counter)寄存器保存了發(fā)生調試例外時將要執(zhí)行的那條指令的地址，當退出調試模式后，該地址恢復到PC寄存器中。DESAVE (Debug Exception Save)寄存器是一個草稿寄存器，被調試軟件用在對普通寄存器的處理過程中，該寄存器的內容不需要保存。