電子發燒友網核心提示：隨著工藝尺寸的減小，數字邏輯電路的漏電流成為當前FPGA面臨的主要挑戰。靜態功耗增大的主要原因是各種漏電流源的增加。圖1所示為隨著更小邏輯門長度的技術實現，這些漏電流源是怎樣隨之增加的。此外，如果不采取專門的功耗措施，較大的邏輯電容和較高的開關頻率也會導致動態功耗增大。

　　功耗由靜態和動態功耗組成。靜態功耗是采用可編程目標文件（.pof）對FPGA進行設置，但時鐘還沒有工作時消耗的功率。數字和模擬邏輯都存在靜態功耗。在模擬系統中，靜態功耗主要來自模擬電路不同接口配置帶來的靜態電流。

　　圖1 在更小的工藝尺寸上，靜態功耗顯著增大

　　動態功耗是器件工作時由于信號觸發和容性負載充放電所帶來的功耗，影響動態功耗的主要因素是電容充電、供電電壓和時鐘頻率等。按照摩爾定律，小工藝尺寸降低了電容和電壓，從而降低了動態功耗。而難點在于小工藝尺寸上實現了更多的電路，提高了最大時鐘頻率。隨著工藝節點的減小，相同電路的功耗在降低，但是FPGA容量在不斷加倍，最大時鐘頻率不斷提高。

　　體系結構和工藝技術的功耗創新

　　FPGA可以采用創新的內核、I/O和收發器體系結構以及最新的工藝技術和電路技術來解決這些功耗難題。

　　1 可編程功耗技術

　　FPGA內核主要包括邏輯、存儲器和數字信號處理（DSP）模塊。在Virtex-5 FPGA等標準FPGA中，所有邏輯模塊都設計運行在一個速率上——最大速率，導致非常大的功耗。

　　Altera公司的工程師分析了71個設計的基準測試結果，估算一個設計一般需要多少高速邏輯。他們對設計進行編譯，在FPGA架構上實現所能達到的最佳性能。在這些設計中，所需要的高速邏輯大概平均占20％。

　　圖2所示為一個典型的余度直方圖，大部分通路（左側）都有一定的余度，只有少量關鍵通路（右側）需要性能最好的邏輯以達到時序要求。

　　圖2 余度直方圖顯示少量電路沒有或者很少有余度

　　利用這一事實——設計中的大部分電路都有一定的余度，不需要將所有邏輯置于高性能狀態。以Stratix IV FPGA為例，它由邏輯陣列模塊（LAB）、TriMatrix存儲器和DSP模塊構成，利用可編程功耗技術將少量的關鍵時序邏輯模塊設置為高速模式。時序不重要的邏輯模塊設置為低功耗模式，能夠大大降低低功耗邏輯的泄漏功耗。而且，可編程功耗技術將沒有使用的邏輯、TriMatrix存儲器以及DSP模塊設置為低功耗模式，進一步降低了功耗。

　　在任何設計中，Quartus II軟件能夠自動確定設計中每一通路的余量，通過調整晶體管反向偏置電壓，把晶體管，同時把邏輯模塊設置為合適的模式——高性能或者低功耗。例如，將Stratix IV FPGA內核的n-MOS晶體管設置為這兩種模式。

　　● 低功耗模式，Quartus II軟件減小反向偏置電壓，使得晶體管很難接通。這降低了時序不重要電路的亞閾值漏電流和不需要的靜態功耗。

　　● 高性能模式，Quartus II軟件增大反向偏置電壓，在幾個關鍵時序通路上的晶體管更容易接通，以滿足設計中規定的時序約束要求，提高性能。

　　采用同樣的方法也能將p-MOS晶體管設置為合適的模式，從而設置LAB、TriMatrix存儲器和DSP模塊為高性能或者低功耗模式。這樣，通過改變晶體管的電氣特性，Stratix IV FPGA可編程功耗技術以高速邏輯和低功耗邏輯的最佳組合，實現了最好的性能和最低的功耗。例如，圖3所示的Stratix IV EP4SE680 FPGA在85℃時的典型設計，和沒有采用可編程功耗技術時相比，靜態功耗降低了37％。

　　圖3 可編程功耗技術降低了靜態功耗

　　我們可以精確地控制一個設計達到其性能要求而需要的高速邏輯數量。在每一個邏輯塊基礎上控制高速和低功耗邏輯的設置（每個邏輯塊包括兩個LAB，或者一個LAB和DSP模塊，或者一個TriMatrix存儲器，都含有相關的走線）。例如，在Stratix IV FPGA中，可以分別對5000多個邏輯塊進行控制，設置為高速或者低功耗模式，把設計功耗降到最低。Quartus II開發軟件能夠將邏輯塊設置為高速或者低功耗模式，自動對設計進行優化，無須用戶的干預。

　　Quartus II軟件每次針對Stratix III FPGA進行設計編譯時，自動對設計進行優化，達到規定的時序約束，同時實現最低功耗。得到的編程文件被裝入FPGA，包括將每個邏輯塊設置為高速或者低功耗配置的信息。在Quartus II軟件中完全可以看到邏輯塊高速或者低功耗模式的最終設置。