摘要：針對(duì)八通道采樣器AD9252的高速串行數(shù)據(jù)接口的特點(diǎn)，提出了一種基于FPGA時(shí)序約束 的高速解串方法。使用Xilinx公司的FPGA接收高速串行數(shù)據(jù)，利用FPGA內(nèi)部的時(shí)鐘管理模塊DCM、位置約束和底層工具Planahead實(shí)現(xiàn)高速串并轉(zhuǎn)換中數(shù)據(jù)建立時(shí)間和保持時(shí)間的要求，實(shí)現(xiàn)并行數(shù)據(jù)的正確輸出。最后通過功能測(cè)試和時(shí)序測(cè)試，驗(yàn)證了設(shè)計(jì)的正確性。此方法可適用于高端和低端FPGA，提高了系統(tǒng)設(shè)計(jì)的靈活性，降低了系統(tǒng)的成本。
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1引言

隨著電子技術(shù)的發(fā)展，軍用無(wú)線數(shù)傳設(shè)備向著小型化、低功耗化的方向發(fā)展。無(wú)線數(shù)傳設(shè)備需要在面積有限的印刷電路板上實(shí)現(xiàn)多路采樣的需求，采用多通道高速ADC可以滿足設(shè)備微型化的要求 ［1］ 。AnalogDevice公司的AD9252集成了八路模數(shù)轉(zhuǎn)換，輸出采用高速串行DDR（DoubleDataＲate）方式，Xilinx公司高端FPGA中集成了片同步模塊［2］，利用這一模塊可以滿足串并轉(zhuǎn)換的時(shí)序要求，正確地恢復(fù)出并行數(shù)據(jù)。但是低端的FPGA中無(wú)此模塊，考慮到成本問題，系統(tǒng)采用兼容低端FP-GA設(shè)計(jì)方法，利用FPGA內(nèi)部的寄存器來(lái)實(shí)現(xiàn)串并轉(zhuǎn)換，通過內(nèi)部時(shí)鐘管理模塊DCM（DigitalClock Management）、位置約束等來(lái)滿足時(shí)序要求。

AD9252是一款八通道，14b的模數(shù)轉(zhuǎn)換器，最高采樣率為50Msample/s；內(nèi)部集成了采樣保持電路，輸出采用高速串行DDＲ方式，輸出端包含一個(gè)輸出數(shù)據(jù)時(shí)鐘（DCO）用于捕獲數(shù)據(jù)和一個(gè)幀使能信號(hào)（FCO）表示新的數(shù)據(jù)位的開始；接收端通過串并轉(zhuǎn)換，恢復(fù)并行數(shù)據(jù)。

2設(shè)計(jì)方案

AD9252高速串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)是通過FPGA內(nèi)部寄存器來(lái)實(shí)現(xiàn)。幀使能信號(hào)FCO生成上下沿使能信號(hào)，通過多個(gè)寄存器來(lái)寄存串行數(shù)據(jù)，下一個(gè)幀使能信號(hào)FCO到來(lái)之前，取走并行數(shù)據(jù)，完成串并轉(zhuǎn)換， 具體實(shí)現(xiàn)如圖1所示。

圖1 FPGA解串的示意圖

采樣時(shí)鐘為40MHz的系統(tǒng)，輸出時(shí)鐘DCO為 40×14/2=280MHz，串行輸出采用DDＲ方式，數(shù)據(jù)率為280×2=560Mb/s，數(shù)據(jù)的時(shí)間窗口僅為1．79ns， 除去數(shù)據(jù)上升沿、下降沿時(shí)間和抖動(dòng)時(shí)間，數(shù)據(jù)的有效窗口長(zhǎng)度變得更小。采用FPGA內(nèi)部寄存器完成串并轉(zhuǎn)換時(shí)，寄存器之間的布線延遲時(shí)間與數(shù)據(jù)有效窗口時(shí)間相當(dāng)，要實(shí)現(xiàn)系統(tǒng)穩(wěn)定的工作， 必須滿足數(shù)據(jù)的建立保持時(shí)間的要求。FPGA內(nèi)部的時(shí)鐘資源、時(shí)序約束以及位置約束為此實(shí)現(xiàn)提供了基礎(chǔ)。

3時(shí)序設(shè)計(jì)

FPGA內(nèi)部時(shí)序設(shè)計(jì)通過時(shí)鐘管理模塊DCM、 位置約束和延遲單元IDELAY來(lái)實(shí)現(xiàn)。

3．1 DCM的時(shí)鐘設(shè)計(jì)
AD9252輸出280MHz時(shí)鐘通過FPGA全局輸入引腳進(jìn)入FPGA內(nèi)部的DCM， 產(chǎn)生兩個(gè)相差180°的時(shí)鐘，分別用來(lái)寄存上下沿?cái)?shù)據(jù)。DCM除了倍頻和分頻時(shí)鐘功能外，還能補(bǔ)償時(shí)鐘進(jìn)入FPGA到DCM布線延遲和時(shí)鐘經(jīng)過全局網(wǎng)絡(luò)到達(dá)觸發(fā)器的延遲，保持時(shí)鐘與數(shù)據(jù)原來(lái)的時(shí)序關(guān)系。

為了保證時(shí)鐘到達(dá)各個(gè)觸發(fā)器的延遲相同，DCM產(chǎn)生的兩個(gè)時(shí)鐘接入FPGA內(nèi)部的全局時(shí)鐘網(wǎng)絡(luò)，全局時(shí)鐘網(wǎng)絡(luò)是一種全局布線資源，保證時(shí)鐘信號(hào)到達(dá)各個(gè)目標(biāo)邏輯單元的延遲基本相同。FP-GA內(nèi)部全局時(shí)鐘資源網(wǎng)絡(luò)如圖2所示。

圖2FPGA內(nèi)部全局時(shí)鐘網(wǎng)絡(luò)示意圖

圖2顯示了FPGA內(nèi)部全局時(shí)鐘資源為一樹形結(jié)構(gòu)， 保證了全局時(shí)鐘到達(dá)邏輯單元的布線長(zhǎng)度相同。時(shí)鐘接入全局時(shí)鐘資源通過全局緩沖器來(lái)實(shí)現(xiàn)［3］ ， 如下所示：

FPGA內(nèi)部布線前的全局時(shí)鐘與觸發(fā)器的關(guān)系可通過FPGA開發(fā)工具Planahead查看，全局時(shí)鐘連接到觸發(fā)器的關(guān)系如圖3所示。

圖3布局布線前全局時(shí)鐘網(wǎng)絡(luò)圖

FPGA內(nèi)部高速時(shí)鐘必須加入周期約束來(lái)保證時(shí)鐘布線滿足時(shí)序要求，約束語(yǔ)句如下所示：

約束語(yǔ)句保證了全局時(shí)鐘周期為280MHz，占 空比為50%，高電平有效。