摘要：針對八通道采樣器AD9252的高速串行數據接口的特點，提出了一種基于FPGA時序約束 的高速解串方法。使用Xilinx公司的FPGA接收高速串行數據，利用FPGA內部的時鐘管理模塊DCM、位置約束和底層工具Planahead實現高速串并轉換中數據建立時間和保持時間的要求，實現并行數據的正確輸出。最后通過功能測試和時序測試，驗證了設計的正確性。此方法可適用于高端和低端FPGA，提高了系統設計的靈活性，降低了系統的成本。
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1引言

隨著電子技術的發展，軍用無線數傳設備向著小型化、低功耗化的方向發展。無線數傳設備需要在面積有限的印刷電路板上實現多路采樣的需求，采用多通道高速ADC可以滿足設備微型化的要求 ［1］ 。AnalogDevice公司的AD9252集成了八路模數轉換，輸出采用高速串行DDR（DoubleDataＲate）方式，Xilinx公司高端FPGA中集成了片同步模塊［2］，利用這一模塊可以滿足串并轉換的時序要求，正確地恢復出并行數據。但是低端的FPGA中無此模塊，考慮到成本問題，系統采用兼容低端FP-GA設計方法，利用FPGA內部的寄存器來實現串并轉換，通過內部時鐘管理模塊DCM（DigitalClock Management）、位置約束等來滿足時序要求。

AD9252是一款八通道，14b的模數轉換器，最高采樣率為50Msample/s；內部集成了采樣保持電路，輸出采用高速串行DDＲ方式，輸出端包含一個輸出數據時鐘（DCO）用于捕獲數據和一個幀使能信號（FCO）表示新的數據位的開始；接收端通過串并轉換，恢復并行數據。

2設計方案

AD9252高速串行數據轉換成并行數據是通過FPGA內部寄存器來實現。幀使能信號FCO生成上下沿使能信號，通過多個寄存器來寄存串行數據，下一個幀使能信號FCO到來之前，取走并行數據，完成串并轉換， 具體實現如圖1所示。

圖1 FPGA解串的示意圖

采樣時鐘為40MHz的系統，輸出時鐘DCO為 40×14/2=280MHz，串行輸出采用DDＲ方式，數據率為280×2=560Mb/s，數據的時間窗口僅為1．79ns， 除去數據上升沿、下降沿時間和抖動時間，數據的有效窗口長度變得更小。采用FPGA內部寄存器完成串并轉換時，寄存器之間的布線延遲時間與數據有效窗口時間相當，要實現系統穩定的工作， 必須滿足數據的建立保持時間的要求。FPGA內部的時鐘資源、時序約束以及位置約束為此實現提供了基礎。

3時序設計

FPGA內部時序設計通過時鐘管理模塊DCM、 位置約束和延遲單元IDELAY來實現。

3．1 DCM的時鐘設計
AD9252輸出280MHz時鐘通過FPGA全局輸入引腳進入FPGA內部的DCM， 產生兩個相差180°的時鐘，分別用來寄存上下沿數據。DCM除了倍頻和分頻時鐘功能外，還能補償時鐘進入FPGA到DCM布線延遲和時鐘經過全局網絡到達觸發器的延遲，保持時鐘與數據原來的時序關系。

為了保證時鐘到達各個觸發器的延遲相同，DCM產生的兩個時鐘接入FPGA內部的全局時鐘網絡，全局時鐘網絡是一種全局布線資源，保證時鐘信號到達各個目標邏輯單元的延遲基本相同。FP-GA內部全局時鐘資源網絡如圖2所示。

圖2FPGA內部全局時鐘網絡示意圖

圖2顯示了FPGA內部全局時鐘資源為一樹形結構， 保證了全局時鐘到達邏輯單元的布線長度相同。時鐘接入全局時鐘資源通過全局緩沖器來實現［3］ ， 如下所示：

FPGA內部布線前的全局時鐘與觸發器的關系可通過FPGA開發工具Planahead查看，全局時鐘連接到觸發器的關系如圖3所示。

圖3布局布線前全局時鐘網絡圖

FPGA內部高速時鐘必須加入周期約束來保證時鐘布線滿足時序要求，約束語句如下所示：

約束語句保證了全局時鐘周期為280MHz，占 空比為50%，高電平有效。

FPGA內部布局布線后，通過FPGA editor工具 查看全局時鐘布線資源， 如圖4所示。

圖4布局布線后的全局時鐘網絡圖

3．2位置約束
設計時加入位置約束，將串并轉換的觸發器放 在FPGA內部同一物理區域，縮短輸入數據與觸發器之間的布線長度，減小布線延遲時間。圖4顯示通過位置約束，觸發器被約束在FPGA內部同一位置區域，并且靠近ADC輸入引腳。

3．3 時序調整模塊IDELAY
串并轉換時， FPGA內部寄存器必須在數據穩定時間內寄存數據， 才能正確恢復并行數據。AD9252輸出的數據與時鐘的時序關系經過布線的延遲后， 不能滿足建立保持時間的要求，需要重新調整。通過FPGA內部集成的IDELAY來實現時序微調整 ［3］ 。

IDELAY是FPGA內部集成的可編程絕對延遲單元。IDELAY具有64個tap的可調延遲單元，每個tap延遲時間為78ps，可以實現5．0ns的延遲。時序設計時改變tap值，來調整數據和時鐘的時序關系。IDELAY模塊需要一個參考時鐘才能正常工作。

4時序分析

5測試

高速接口的FPGA程序是在XilinxISE12．4編譯環境下實現的，仿真采用ISE自帶的仿真工具ISim12．3，功能驗證和時序驗證通過ChipscopePro12．3捕獲波形實現。

5．1功能測試
功能測試時采用信號發生器產生一定頻率的正 弦波接入ADC的輸入端，后端通過FPGA的在線邏輯分析儀Chipscope來分析采集的數據信號，如圖5所示。

圖5正弦信號的采樣波形

圖5中重建的信號波形和頻率與信號產生器的相同，驗證了串并轉換時序設計的正確性。

5．2 時序測試
時序分析主要測試IDELAY模塊中多少個tap值可以使系統穩定工作，計算出數據眼圖寬度。測試結果見表1。

從測試結果可以看出數據眼圖寬度為5taps，時間寬度為T=5×78=0．39ns，眼圖測試寬度與分析的眼圖寬度相差0．12ns，時序分析時并未考慮到PCB布線和FPGA內部布線的抖動時間，此外IDELAY模塊中每個tap都會引入相應的抖動時間，這些都會減小數據眼圖寬度。

6結論

本文綜合利用FPGA內部時序約束工具和FP-GA內部的組成單元———寄存器實現了高速串行數據的正確解串，避免了高端FPGA內部集成的片同 步模塊在低端FPGA中無法實現的問題；同時，克服了片同步模塊要求解串通道的信號線需要布局在FPGA相鄰區域的限制，提高了系統設計的靈活性，降低了系統設計的成本。測試結果表明，該高速接 口可以穩定工作。此外， 此系統還可以應用在其他高密度集成系統中，提高了系統的復用性。