設(shè)計(jì)師才可能處理設(shè)計(jì)的其它部分。在采用MHF設(shè)計(jì)流后將不再受這種限制。時(shí)序仿真用戶的另一個(gè)主要抱怨是：若其它工程團(tuán)隊(duì)不在國(guó)內(nèi)，則完成最后的 驗(yàn)證會(huì)相當(dāng)困難且需花很長(zhǎng)時(shí)間。這是因?yàn)?，它將浪費(fèi)許多時(shí)間以及當(dāng)采用傳統(tǒng)時(shí)序仿真方法論時(shí)的許多相互關(guān)聯(lián)和依賴問題。借助MHF方法論，去掉了關(guān)聯(lián)因 素。利用MHF，不同工程團(tuán)隊(duì)可省去許多空閑時(shí)間。這將確保發(fā)揮團(tuán)隊(duì)的最大效率。具有模塊結(jié)構(gòu)的網(wǎng)絡(luò)表也能為驗(yàn)證小組提供幫助。過去，需要由一位驗(yàn)證工程 師完成的工作現(xiàn)可由不同小組的多位驗(yàn)證工程師完成。開發(fā)小組采用的理念也可同樣用于驗(yàn)證小組。

除在模擬領(lǐng)域取得持續(xù)進(jìn)展以外，在施加激勵(lì)的方法方面也有重要進(jìn)步。過去的設(shè)計(jì)通常非常小，所以以前的設(shè)計(jì)激勵(lì)方法是采用模擬器提示 (prompt)的施力文件(force file)或簡(jiǎn)單刺激以切換每個(gè)信號(hào)。隨著設(shè)計(jì)變得益發(fā)復(fù)雜，施加激勵(lì)也需要更好的方法。這里，VHDL和Verilog 的能力將有用武之地。隨著HDL編碼語(yǔ)言的引入，測(cè)試基準(zhǔn)變得更復(fù)雜和緊湊。

在該領(lǐng)域，出現(xiàn)了諸如PSL、SystemC和SystemVerilog等技術(shù)。這些語(yǔ)言覆蓋的范圍不在本文討論之內(nèi)。這些編程方式的一個(gè)不 利方面是它要求將一個(gè)模擬的輸出作為另一個(gè)模擬的輸入。一些模擬器支持允許用戶準(zhǔn)確進(jìn)行這種操控的Extended Value Change Dump Format 格式。不采用這種方法進(jìn)行時(shí)序仿真的用戶遇到的主要障礙是：因?yàn)楫?dāng)將一切都展開后端口名稱將改變，所以沒辦法將輸出作為激勵(lì)。采用MHF方法會(huì)去掉此問 題，因?yàn)?，現(xiàn)在這里有可施以激勵(lì)的獨(dú)立模塊，另外，現(xiàn)在一個(gè)模塊的輸出可被用作另一個(gè)模塊進(jìn)行RTL以及時(shí)序仿真的激勵(lì)。

選擇層次

取得層次模擬成功的一個(gè)主要部分是選取層次。沒有現(xiàn)成的公式可用于選擇正確的層次。這就是為什么沒有對(duì)或錯(cuò)的層次的原因，雖然在試圖選取層次還是有些原則可資借鑒的。確保滿足如下這些原則永遠(yuǎn)是明智之舉。

1)設(shè)計(jì)應(yīng)當(dāng)是完全同步的。

2)所有關(guān)鍵路徑應(yīng)包括在一個(gè)邏輯組(可被分別同步的設(shè)計(jì)的一部分)中。典型情況，每個(gè)邏輯組應(yīng)是在設(shè)計(jì)頂層例示(instantiated)的Verilog內(nèi)的一個(gè)模塊或VHDL內(nèi)的一個(gè)實(shí)體 。

3)全部IOB(輸入/輸出塊)邏輯應(yīng)在頂層。器件的任一個(gè)輸入和輸出應(yīng)在頂層及I/O緩沖器和I/O三態(tài)門內(nèi)進(jìn)行聲明。但，邏輯組內(nèi)例示的I/O邏輯是可接受的。

4)在每個(gè)邏輯組的輸入和/或輸出應(yīng)放置寄存器。高明的作法是在邏輯組的邊界對(duì)所有輸入信號(hào)或輸出信號(hào)進(jìn)行寄存處理。它確保邏輯組內(nèi)的所有關(guān)鍵路徑得到保持并免去了當(dāng)通過邏輯組邊界進(jìn)行邏輯優(yōu)化時(shí)可能導(dǎo)致的問題。在設(shè)計(jì)中的所有層次組內(nèi)都應(yīng)一致遵守該規(guī)則。

5)頂層應(yīng)只包含例示的模塊或?qū)嶓w、IOB邏輯及時(shí)鐘邏輯(DCM、BUFG等)。

6)選擇邏輯組時(shí)，應(yīng)不使任一組過小以至對(duì)其單獨(dú)進(jìn)行驗(yàn)證的價(jià)值不大或不太關(guān)乎大局，還應(yīng)不使任一組過大以便當(dāng)發(fā)生問題時(shí)難以模擬和調(diào)試。但對(duì)此沒有確切的定律，另外，它可根據(jù)設(shè)計(jì)和驗(yàn)證要求而變。

7)選擇邏輯組時(shí)還應(yīng)注意使設(shè)計(jì)中最可能在后續(xù)設(shè)計(jì)流中被改動(dòng)的部分與設(shè)計(jì)中更穩(wěn)定的部分獨(dú)立開來(lái)。這樣，當(dāng)進(jìn)行了這種明智選擇后，以后的設(shè)計(jì)變更對(duì)驗(yàn)證時(shí)間產(chǎn)生的影響最小。

只要遵循上述提到的規(guī)則，保持層次就該不會(huì)對(duì)設(shè)計(jì)性能產(chǎn)生影響。為從保有的層次中得到最大利益，只應(yīng)將其應(yīng)用在設(shè)計(jì)中的其端口在門級(jí)模擬中需要 可見性的塊中。一般情況，這些塊是遵循了上述規(guī)則的上層塊。通過對(duì)選擇的塊限制其保留層次，綜合和實(shí)現(xiàn)工具將具有更多的自由以優(yōu)化設(shè)計(jì)并改進(jìn)性能。下圖2 顯示的是在一個(gè)范例設(shè)計(jì)中可在哪里保留層次的例子。

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在一個(gè)范例設(shè)計(jì)中可在哪里保留層次的例子

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應(yīng)注意的是這里只有指導(dǎo)方針。沒有指定如何選擇或保持層次的確定規(guī)則。它的確因設(shè)計(jì)而異、因用戶而不同。應(yīng)由用戶來(lái)決定在哪里保持層次對(duì)驗(yàn)證最有價(jià)值、以及在哪里應(yīng)將其解構(gòu)。

層次驗(yàn)證進(jìn)入實(shí)戰(zhàn)