為對在時序仿真中采用層次方法的可能好處進行量化，我們將檢查兩個設計：VHDL和Verilog各一個，它們都是以中等規模Xilinx FPGA為目標器件的，且采用了500微秒的Model Technology ModelSim SE模擬器進行模擬。這些模擬是在帶2GB RDRAM存儲器的雙2.0 GHz Xeon計算機上在Linux環境下運行的。這是為表現該方法論能顯現的量值差別所進行的一個適當的嘗試，它并不一定代表典型的模擬運行時間或存儲器需 求。

VHDL設計在一定程度上代表了典型的以DSP為導向的設計，這里用的是Xilinx的 Virtex-4 SX35 FPGA。我們選擇將設計分為9個子層和一個頂層，在每個期望子層都放置一個KEEP_HIERARCHY。

在該測試中，我們選取代碼最不穩定的部分，也即在設計流的這一部分它頻繁改變。執行一個相對簡單的模擬，并比較RTL模擬時間與設計的時序仿真 時間，我們發現它對運行時間和存儲器容量要求有顯著增加，見下表1。但，若我們采取僅對設計的改變部分施以時序仿真的方法，我們可相應降低運行時間24 倍、減小存儲器容量21倍。即使我們選擇僅采用改變的部分對整個設計進行時序驗證，我們看到，

與完全RTL模擬相比，其所需的運行時間和存儲器容量與完全RTL模擬相比也只需增加約一倍。與更傳統的全時序仿真相比，其對上述兩個指標的要求也有大幅降低。

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比較RTL模擬時間與設計的時序仿真

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看Verilog設計，它代表了某種更大更復雜數據路徑方式的設計，我們以Xilinx Virtex-4 LX80 FPGA為目標器件。我們將其分為14個子層和一個頂層，采用KEEP_HIERARCHY約束以支持分段時序仿真。我們看到，與VHDL運行相比，所需 的時間長了些，但對該設計仍取得類似的改進。僅對改變部分進行的時序仿真與對整個設計進行時序仿真相比，運行時間和模擬存儲器分別節省了6.3和6.6 倍。僅將設計的改變部分代替以時序仿真網絡表然后模擬整個RTL設計，運行時間和存儲器需求仍分別縮短了3.6倍、減小了 5.5倍。

在兩個設計中，被改變模塊的覆蓋范圍完全相當，且因為更快的運行時間以及需分析的設計更小，設計調試變得更容易。也許因為需要更大的存儲器，模 擬器用起來也更覺靈便。我們注意到，采用該方法論(擴展了驗證設計的可用資源并允許并行運行以進一步降低總體運行時間)，可能用一款較低端的計算機(速度 更慢、存儲器更少)執行該模擬。

本文小結

本文覆蓋了利用目前可用的一種技術進行高級驗證的方法論。它并非一種革命性的方法論，而是一種大多數設計師并不完全了解或徹底把握的一種方法。 這些技術過去一直用于不同類型的模擬和驗證，但可能并沒發揮出全部效力。采用層次模擬可對需要多長時間及多大努力才能完成一個設計驗證產生巨大影響。令人 欣慰的是，借助本文，在未來的FPGA設計中，在降低模擬對硬件需求的同時有可能實現更快和更高效的時序仿真。