功耗過高已經成為半導體工藝尺寸進一步微縮的主要障礙，并且嚴重威脅到所有電子領域的一切進展──從推動移動設備更加微型化到開發超級電腦均包含在內。

　　雖然根本原因在于永恒不變的物理和化學原理，但工程師們已經開發出一系列的創新技術，以用于減輕目前所面臨的問題，并可望對振興未來的芯片產業有所助益。

　　以下討論五種可用于降低未來IC功耗的技術。這些技術目前已經在開發中，可望共同解決未來十年內將會面臨的功耗問題。

　　擁抱協同設計

　　電子設計自動化（EDA）工具可讓設計團隊從一開始就進行協同設計，從而實現最佳化低功耗設計。事實上，業界最低功耗的處理器和系統級芯片開發人員不僅透過最佳化架構和材料來實現優勢，也采用協同設計封裝、電源、射頻電路和軟件來降低功耗，而不至于降低性能或增加成本。

　　“實現低功耗必須采用覆蓋技術、設計方法、芯片架構和軟件的全面性方法。”德州儀器（TI）公司設計技術與EDA部門總監David Greenhill表示。

　　TI已經使用了許多先進技術為每個子系統進行最佳化，從而為低功耗元件提升了新標準，例如打造自有的制程技術來平衡關斷模式的漏電流與主動電流性能，或使用電壓與頻率擴展技術來定義各種省電工作模式。

　　“第一步是從性能和功耗的觀點來確認產品的目標。一旦這些目標確定后，就可以開始采用專用的制程技術，以提供所需的性能，而不至于超出設備的功耗預算。” TI公司28nm平臺經理Randy Hollingsworth指出。

　　EDA工具一直是實現這些更低功耗目標的關鍵，但有時需要圍繞設計回路進行一些反覆，因為采用傳統EDA工具進行功耗估計只在接近設計周期結束時才比較精確。對于未來的IC來說，必須在設計周期初期便進行精確的功耗估算。

　　一些專用工具的供應商已經拾起了接力棒。例如美國加州Atrenta公司推出一款名為Spyglass Power的工具，它可采用標準的暫存器傳輸級（RTL）描述來執行功耗估計、功耗降低與驗證。這些RTL描述在較早的設計周期就能從每種主要EDA工具獲得。

　　圖1：Atrenta公司的工具可以很早就估計功耗；此處指出設計周期開始之初的潛在熱點。

　　圖片來源：Atrenta公司

　　“而今，工程師希望能在較早的設計周期展開功耗估計。”Atrenta公司資深工程總監Peter Suaris表示，“你不能再等到設計臨近結束時才去估計功耗。你必須在RTL級就針對功耗進行協同設計，并為設計進行改動，以便能從一開始就實現節能效果。”

　　Atrenta公司宣稱，其專用的節能工具能以20%以內的精密度估計最終功耗預算，而功耗降低工具還可使最終設計功耗減少達50%。