蜂巢式網絡服務供應商對降低營運成本的需求愈來愈迫切，因此現場可編程門陣列（FPGA）業(yè)者推出整合嵌入式處理器的SoC FPGA方案，并導入效能更高的數字預失真（DPD）演算法，協助網絡設備制造商以更低功耗及成本，打造更高生產力的產品。

　　蜂巢式網絡業(yè)者設法透過全新傳輸界面、傳輸頻率、更高頻寬以及增加天線的數量和更多無線基地臺提升網絡密度，因此須要大幅降低設備的成本。另外，這些業(yè)者為降低營運成本，也需要更高運作效率和網絡整合度的設備。無線基礎設備制造商為提供可以符合不同要求的設備，皆在尋求更高整合度、更佳效能和靈活度高的解決方案，并且同時降低功耗和成本。

　　整合度是降低整體設備成本的關鍵，然而這必須依賴可提升功率放大器效率的高階數字演算法來降低各項運作成本，其中一項最常用的演算法是數字預失真 （DPD）。由于設備的配置愈來愈復雜，因此提升設備運作效率是一項很大的挑戰(zhàn)。藉由先進長程演進計劃（LTE-Advanced）傳輸技術，無線傳輸頻寬可達到100MHz，如果廠商試圖用連續(xù)頻譜配置結合多種傳輸界面，頻寬甚至可以更高。主動天線陣列（AAA）和支援多重輸入/輸出（MIMO）技術的遠端無線單元（RRU）所需的演算法對頻寬的要求愈來愈高。本文將探討業(yè)界完全可編程系統(tǒng)單芯片（All Programmable SoC）元件如何為目前和未來的數字預失真系統(tǒng)提升效能增益，同時也可為設備廠商提供充裕的可編程能力、低成本和低功耗，并加快產品上市時程。

　　建置蜂巢式無線網絡

　　業(yè)界完全可編程SoC元件結合高效能可編程邏輯（PL）架構，其中包含序列式收發(fā)器（SERDES）和整合硬件處理子系統(tǒng)（PS）的數字訊號處理器 （DSP）模塊。這個硬件處理子系統(tǒng)內含一個雙核心安謀國際（ARM）Cortex-A9處理器、浮點運算單元（FPU）和NEON多媒體加速器及一系列豐富的周邊功能，包括通用異步收發(fā)器（UART）、串列周邊界面（SPI）、內部整合電路（I2C）、以太網絡（Ethernet）和記憶體控制器等完整無線傳輸所需的周邊功能。有別于外部通用處理器或DSP，可編程邏輯和硬件處理子系統(tǒng)間的界面有大量連結，因此其頻寬可以非常高；但如要用獨立式解決方案處理這些連結，卻不可行。此外，完全可編程SoC元件還包含硬件和軟件陣列，因此可在單一芯片內建置遠端無線單元所需的功能，如圖1所示。

　　圖1 在這個典型的無線架構中，所有數字功能可整合在單一元件中。

　　可編程邏輯中豐富的DSP資源可用于建置數字上行轉換（DUC）、數字下行轉換（DDC）、峰波因數抑制（CFR）與數字預失真（DPD）等數字訊號處理功能。此外，SERDES可支援9.8bit/s的通用型公共射頻界面（CPRI）和12.5bit/s JESD204B，分別用于連接基頻和資料轉換器。

　　硬件處理子系統(tǒng)同時支援對稱式多重處理技術（SMP）和非對稱式多重處理技術 （AMP）。在這個案例中預定會采用非對稱式多重處理模式，因為其中一顆ARM Cortex-A9處理器被用于建置基板層級的控制功能，例如訊息終止、排程、設定等級以及警示執(zhí)行（裸機或更有可能是如Linux等作業(yè)系統(tǒng)）。而另一顆ARM Cortex-A9處理器則用以建置部分數字預失真演算法，因為數字預失真演算法并不保證整體都是硬件的解決方案。

　　數字預失真可藉由擴大其線性范圍提升功率放大器效率；當驅動放大器進一步增加輸出功率時，即可提升運作效率，而靜態(tài)功耗會相對維持正常。數字預失真為擴充其線性范圍，會使用放大器中的類比反饋路徑和大量數字處理功能計算放大器的逆向非線性系數。然后利用這些系數預先校正與驅動功率放大器的傳輸訊號，最終可增加放大器的線性范圍。

　　數字預失真是一個封閉回路系統(tǒng)，其會擷取先前的傳輸訊號來決定放大器與這些傳輸訊號的傳輸方法。數字預失真的第一個任務是要讓放大器與先前的傳輸訊號達成一致，這個過程會在一個校準模塊中進行。在執(zhí)行任何演算法運算前，系統(tǒng)會用記憶體來校準資料；資料一旦妥善校準后即可運用自動相關矩陣運算（AMC）和系數運算（CC）演算法，建立代表功率放大器逆向非線性系數的最近值。一旦產出系數后，資料路徑前置失真器即運用資料預校準被傳輸到功率放大器的訊號。

　　加速估計數字預失真系數

　　當然，這些功能可以透過許多不同的方法建立。有些比較適合用軟件的方法，而有些則適用硬件，同時也有是軟硬件皆適用；然而，最終還是要以所需的效能決定建置的方法。采用完全可編程SoC元件可讓系統(tǒng)設計人員自由支配硬件和軟件的最適度使用情況。就數字預失真的情況而言，由于需要非常高的采樣率，因此內含高速過濾功能的資料路徑預失真器通常會建置在可編程邏輯中，而產生數字預失真系數的校準和估算引擎則可于硬件處理子系統(tǒng)中的ARM Cortex-A9處理器中執(zhí)行。

　　為決定什么須要采用硬件或軟件建置方法，首先必須設定哪些部分需要軟件。圖3展示數字預失真演算法中設定需要軟件的部分，以期達到圖2所示的三種功能。根據圖3設定，不難理解數字預失真演算法有97%的時間用在執(zhí)行自動相關矩陣運算，所以很自然地加速這項過程成為首要任務。

　　圖2 細分成不同功能區(qū)間的數字預失真系統(tǒng)

　　圖3 數字預失真處理當中的指定軟件運算作業(yè)之軟件設定

　　ARM Cortex-A9處理器藉由豐富的運算資源可執(zhí)行更多功能，而這些資源有助提升效能。舉例而言，在硬件處理子系統(tǒng)中，每個ARM Cortex-A9處理器都內含一個浮點運算單元和一個NEON多媒體加速器。NEON單元是一個128位元的單一指令多重資料（SIMD）向量協同處理器，可同時執(zhí)行兩個32×32b乘法指令；由于NEON單元皆用于乘法累積（MAC）運算，因此非常符合自動相關矩陣運算功能所需。透過NEON模組可運用軟件Intrinsics，這可以在系統(tǒng)組裝時免除編寫低階程式的需求。因此，運用硬件處理子系統(tǒng)中更多的功能，可以比Microblaze等軟件處理器或外接式DSP處理器大幅提升效能。