2．2 硬件詳細(xì)設(shè)計(jì)

　　該設(shè)計(jì)采用第3種的硬件實(shí)現(xiàn)方案，整個(gè)硬件實(shí)現(xiàn)由5個(gè)部分組成，如圖3所示，分別為CPRI鏈路層協(xié)議實(shí)現(xiàn)模塊，CPRI物理層協(xié)議實(shí)現(xiàn)模塊、光傳輸模塊、時(shí)鐘管理模塊和系統(tǒng)配置與監(jiān)控模塊。

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　　2．2．1 CPRI鏈路層協(xié)議實(shí)現(xiàn)模塊

　　CPRI鏈路層只是定義了一個(gè)同步的幀結(jié)構(gòu)，而里面的IQ數(shù)據(jù)和控制管理數(shù)據(jù)都是由用戶按需求自由處理的，采用FPGA實(shí)現(xiàn)CPRI的成幀、解幀及相關(guān)的控制，處理靈活，方便以后服務(wù)增加進(jìn)行升級(jí)。在下面的軟件部分做詳細(xì)介紹。

　　2．2．2 CPRI物理層協(xié)議實(shí)現(xiàn)模塊

　　采用國(guó)半的CPRI串行／解串器SCAN25100。SCAN25100是專門為CPRI協(xié)議設(shè)計(jì)的高速串并轉(zhuǎn)換芯片，除了串并轉(zhuǎn)換之外，還有8 B／10 B編解碼功能，其內(nèi)部結(jié)構(gòu)框圖如圖4所示。

　　圖4中的TXCLK和RXCLK都是雙邊沿采集數(shù)據(jù)，降低了頻率要求，光纖接口(DOUT和RIN)的速率由TXCLK決定，當(dāng)TXLCK為61．44 MHz時(shí)，經(jīng)8 B／10 B編碼，再并串轉(zhuǎn)換后，DOUT的速率就是1 228．8 Mb／s。對(duì)于RXCLK也就是接收過程的時(shí)鐘，可以采用芯片內(nèi)部自動(dòng)恢復(fù)模式。當(dāng)作為RE端時(shí)，內(nèi)部振蕩器產(chǎn)生的30．72 MHz時(shí)鐘SYSCLK可以直接作為參考時(shí)鐘REFCLK，省去一個(gè)精準(zhǔn)的外部時(shí)鐘，而且可以利用芯片上的兩個(gè)鎖相環(huán)路自動(dòng)將遠(yuǎn)程射頻單元同步到負(fù)責(zé)基帶處理工作的基站。當(dāng)作為REC端時(shí)，需要由時(shí)鐘芯片產(chǎn)生30．72 MHz的時(shí)鐘給SCAN25100當(dāng)參考時(shí)鐘。具體應(yīng)用時(shí)，可以使用芯片的配置引腳進(jìn)行芯片工作模式配置，也可以用MDIO接口對(duì)芯片內(nèi)部寄存器進(jìn)行編程，達(dá)到配置芯片的目的。

　　此外，該芯片還提供了延遲校準(zhǔn)測(cè)量功能，通過讀內(nèi)部相應(yīng)的寄存器值，再進(jìn)行簡(jiǎn)單的換算后，就可以得到數(shù)據(jù)的傳輸延遲，其準(zhǔn)確度達(dá)到±800 ps。SCAN25100很好地滿足CPRI物理層的功能，性能穩(wěn)定，省去了8 B／10 B編解碼和接收端的時(shí)鐘恢復(fù)，減輕FPGA開發(fā)壓力。

　　2．2．3 光纖傳輸模塊

　　由于CPRI光口的傳輸速率有*．4 Mb／s，1228．8 Mb／s和2 457．6 Mb／s三種，所以光纖模塊應(yīng)該選用多模光纖模塊，可以滿足3種速率的不同選擇。實(shí)現(xiàn)多塊單板之間的通信，形成鏈狀和星型混全組網(wǎng)，提高整個(gè)數(shù)字直放站系統(tǒng)的覆蓋范圍。

　　2．2．4 時(shí)鐘管理模塊

　　對(duì)于數(shù)字直放站系統(tǒng)，需要用到好幾個(gè)低抖動(dòng)、低相位噪聲時(shí)鐘，如SCAN25100，F(xiàn)PGA等，而且電平有LVDS，LVPECL，CMOS等。時(shí)鐘是整個(gè)系統(tǒng)的核心，其性能直接影響整個(gè)系統(tǒng)的工作。

　　AD9516是一款將低相位噪聲時(shí)鐘發(fā)生和小于1 ps低抖動(dòng)14通道時(shí)鐘分配功能集成在一起的時(shí)鐘集成電路。內(nèi)部集成了1個(gè)整數(shù)n分頻的頻率合成器、2個(gè)參考輸入端、1個(gè)壓控振蕩器(VCO)、可編程驅(qū)動(dòng)器、可調(diào)延遲線和14個(gè)時(shí)鐘驅(qū)動(dòng)器，包括LVPECL，IVDS和CMOS三種電平模式輸出。由于片內(nèi)集成了VC0，省去了外部振蕩器，同時(shí)也提高了系統(tǒng)設(shè)計(jì)的穩(wěn)定性。3種電平模式時(shí)鐘輸出，豐富了接口方式，給系統(tǒng)設(shè)計(jì)提供了便利，因此，該系統(tǒng)中采用ADI的時(shí)鐘芯片AD9516。

　　2．2．5 系統(tǒng)配置及監(jiān)控

　　利用單片機(jī)對(duì)時(shí)鐘芯片等進(jìn)行初始化配置，與FPGA進(jìn)行通信，實(shí)現(xiàn)相應(yīng)的系統(tǒng)監(jiān)控功能。

　　2．3 電路接口設(shè)計(jì)和PCB布板問題

　　2．3．1 接口電平

　　SCAN25100的串口輸出是CML差分電平模式，而光纖模塊的接口電平是LVPECL差分電平模式，為了實(shí)現(xiàn)穩(wěn)定可靠工作，需要進(jìn)行接口電平轉(zhuǎn)換，其接口轉(zhuǎn)換如圖5所示。

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　　在該系統(tǒng)中，當(dāng)CML差分輸出時(shí)，芯片已經(jīng)在差分輸出加了電阻．而光纖模塊的LVPECL電平中已經(jīng)有隔直電容，所以在處理兩者之間的接口電平時(shí)顯得十分簡(jiǎn)單，可以把兩者直接相連就可以解決接口電平匹配問題。

　　2．3．2 PCB布板

　　由于是GHz級(jí)的設(shè)計(jì)，對(duì)PCB設(shè)計(jì)的要求較高．對(duì)高速差分布線，特別是光模塊和SCAN25100接口走線(圖4中的DOUT和RIN)，應(yīng)該盡量短且不同層布線，減少收發(fā)之間的串?dāng)_，增加回流過孔減少其他信號(hào)耦合，設(shè)計(jì)好高速差分走線的阻抗匹配，保證高速串行信號(hào)的完整性。

　　3 軟件實(shí)現(xiàn)

　　3．1 單片機(jī)

　　實(shí)現(xiàn)SPI通信協(xié)議．完成對(duì)時(shí)鐘芯片、A／D與D／A的初始化配置，使得時(shí)鐘芯片提供多路時(shí)鐘分別給FPGA．SCAN25100，A／D與D／A。實(shí)現(xiàn)I2C通信協(xié)議，完成單片機(jī)與FPGA之間的通信，從而對(duì)數(shù)字中頻進(jìn)行設(shè)置及監(jiān)控。實(shí)現(xiàn)485總線對(duì)整個(gè)系統(tǒng)進(jìn)行監(jiān)控。

　　3．2 FPGA

　　主要是完成CPRI的鏈路層協(xié)議。主要分為3個(gè)模塊，發(fā)送、接收、CPRI啟動(dòng)過程模塊。其結(jié)構(gòu)如圖6所示，F(xiàn)PGA內(nèi)部實(shí)現(xiàn)CPRI的成解幀和數(shù)字上下變頻(DDc及DUC．這里不在討論)，發(fā)送模塊負(fù)責(zé)把數(shù)字下變頻數(shù)據(jù)通過CPRI幀發(fā)送給SCAN25100，接收模塊則把接收的CPRI幀提取出數(shù)字上變頻需要的數(shù)據(jù)。只有當(dāng)啟動(dòng)模塊完成后。輸出1個(gè)控制信號(hào)，數(shù)字中頻和CPRI之間才能互相傳遞數(shù)據(jù)。

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　　3．2．1 發(fā)送模塊

　　按照CPRI基本幀和超幀結(jié)構(gòu)，把DDC(數(shù)字下變頻)的IQ數(shù)據(jù)信號(hào)與相應(yīng)的控制信號(hào)成幀后發(fā)送給SCAN25100，SCAN25100再進(jìn)行8 B／10 B編碼，從光模塊發(fā)送出去。如圖7所示，TXMGR模塊產(chǎn)生IQ數(shù)據(jù)和控制數(shù)據(jù)的使能信號(hào)；TXCTRL模塊則對(duì)CPRI超幀的控制時(shí)隙進(jìn)行狀態(tài)轉(zhuǎn)換，產(chǎn)生不同的控制信號(hào)，從而從FIFO中選擇讀出不同的控制信號(hào)；TXDDR模塊則是把數(shù)據(jù)通過時(shí)鐘雙邊沿進(jìn)行發(fā)送。

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