可能 Vivado 設計套件采用的眾多新技術中，最具有前瞻性的要數新的 Vivado HLS（高層次綜合）技術，這是賽靈思 2010 年收購 AutoESL 后獲得的。在收購這項業界最佳技術之前，賽靈思對商用 ESL 解決方案進行了廣泛評估。市場調研公司 BDTI 的研究結果幫助賽靈思做出了收購決策（見 賽靈思中國通訊雜志第 36 期“BDTI研究認證以DSP為核心的FPGA設計的高層次綜合流程 ” http://china.xilinx.com/china/xcell/xl36/2-7.pdf）。

　　Feist 表示：“Vivado HLS 全面覆蓋 C、C++、SystemC，能夠進行浮點運算和任意精度浮點運算。這意味著只要用戶愿意，可以在算法開發環境而不是典型的硬件開發環境中使用該工具。這樣做的優點在于在這個層面開發的算法的驗證速度比在 RTL 級有數量級的提高。這就是說，既可以讓算法提速，又可以探索算法的可行性，并且能夠在架構級實現吞吐量、時延和功耗的權衡取舍。”

　　設計人員使用 Vivado HLS 工具可以通過各種方式執行各種功能。為了演示方便，Feist 講解了用戶如何通過一個通用的流程進行 Vivado HLS 開發 IP 并將其集成到自己的設計當中。

　　在這個流程中，用戶先創建一個設計 C、C++ 或 SystemC 表達式，以及一個用于描述期望的設計行為的 C 測試平臺。隨后用 GCC/G++或 Visual C++ 仿真器驗證設計的系統行為。一旦行為設計運行良好，對應的測試臺的問題全部解決，就可以通過 Vivado HLS Synthesis 運行設計，生成 RTL 設計，代碼可以是 Verilog，也可以是 VHDL。有了 RTL 后，隨即可以執行設計的 Verilog 或 VHDL 仿真，或使用工具的 C封裝器技術創建 SystemC 版本。然后可以進行System C架構級仿真，進一步根據之前創建的 C 測試平臺，驗證設計的架構行為和功能。

　　設計固化后，就可以通過 Vivado 設計套件的物理實現流程來運行設計，將設計編程到器件上，在硬件中運行和/或使用 IP 封裝器將設計轉為可重用的 IP。隨后使用 IP 集成器將 IP 集成到設計中，或在系統生成器 （System Generator） 中運行 IP。

　　圖三 – Vivado HLS 支持設計團隊直接從系統級開始他們的設計。

　　這只是使用該工具的方法之一。實際上在即將發行的賽靈思Xcell雜志中，安捷倫的 Nathan Jachimiec 和賽靈思的 Fernando Marinez Vallina 將介紹如何使用 Vivado HLS 技術（在 ISE設計套件的流程中稱為 AutoESL 技術）為安捷倫開發 UDP 包引擎。

　　VIVADO 仿真器

　　除了 Vivado HLS，公司還為該套件新開發了一種同時支持 Verilog 和 VHDL 的混合語言仿真器。Feist 表示，只需要單擊鼠標，用戶就可以啟動行為仿真，然后從集成波形查看器中查看結果。通過采用最新性能優化的仿真內核，可加速行為級仿真速度，執行速度比賽靈思 ISE 設計套件仿真器快三倍。采用硬件協仿真，門級仿真速度則可加快 100 倍。

　　2012供貨情況

　　之前賽靈思ISE 設計套件針對不同類型設計者（邏輯，嵌入式， DSP和系統）所發行的四個版本， 賽靈思將推出Vivado 設計套件的兩個版本。其中， Vivado 基礎設計版本包括新型 IP 工具和Vivado的綜合-比特流流程。而 Vivado 系統版本則包括設計版本的所有工具、系統生成器和賽靈思的最新 Vivado HLS 工具。

　　Vivado 設計套件 2012.1 版本目前已隨早期試用計劃推出。如需了解更多詳情，敬請聯系您所在地的賽靈思代表。2012.2 版本將于第二季度中期公開發布，今年晚些時候還將推出 WebPACK。目前支持服務尚未到期的 ISE 設計套件用戶除了ISE之外，將免費得到全新的 Vivado 設計套件。

　　對使用 28nm 器件之前器件的用戶，賽靈思將繼續提供對 ISE 設計套件的支持。

　　賽靈思vivado設計套件專題：http://www.nxhydt.com/topic/tech/vivado/