晶振 PCB設計
印制電路板（PCB）是電子產品中電路元件和器件的支撐件．它提供電路元件和器件之間的電氣連接。隨著電于技術的飛速發展，PCB的密度越來越高。PCB設計的好壞對抗干擾能力影響很大．因此，在進行PCB設計時．必須遵守PCB設計的一般原則，并應符合抗干擾設計的要求。首先，要考慮PCB尺寸大小。PCB尺寸過大時，印制線條長，阻抗增加，抗噪聲能力下降，成本也增加；過小，則散熱不好，且鄰近線條易受干擾。在確定PCB尺寸后．再確定特殊元件的位置。最后，根據電路的功能單元，對電路的全部元器件進行布局。
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時鐘源通常是系統中最嚴重的EMI輻射源，如果接長線，其結果是長線就成了天線，這在很多應用中是不準許的，所有時鐘源都必須盡量靠近相關器件，必要時用多個時鐘源，不得以下可以采用多層PCB將時鐘連線屏蔽（但這種方法只有在不得以下為之，而且成本未必低于多時鐘（多層PCB的價格明顯高于雙面板），要過某些強制標準的產品盡量不要這么干）。有源晶振的輸出一般是標準TTL規格，至于能驅動多少芯片要看這些芯片的特性。
晶振和芯片的距離一般要盡量靠近，一般指的是無源晶振，那么有源的晶振布線有什么要求嗎？有源晶振能驅動多少個芯片呢？
有源晶振也不能輸出接長線
時鐘源通常是系統中最嚴重的EMI輻射源，如果接長線，其結果是長線就成了天線，這在很多應用中是不準許的，所有時鐘源都必須盡量靠近相關器件，必要時用多個時鐘源，不得以下可以采用多層PCB將時鐘連線屏蔽。有源晶振的輸出一般是標準TTL規格，至于能驅動多少芯片要看這些芯片的特性。
時鐘布哪一層？
夾心層，其上下都是覆地
但這種方法只有在不得以下為之，而且成本未必低于多時鐘（多層PCB的價格明顯高于雙面板），要過某些強制標準的產品盡量不要這么干。
1. Crystal下不可走線，電路儘量靠近chip端。
2. trace儘量短，與其他信號需20mil間距，最好使用ground trace與其他信號隔離。
3.Crystal底下儘量不要走線。 如果實在要走線的話， 不能走線進Crystal pin腳周圍50mil之內。 尤其避免高速訊號。
晶振信號線盡可能短，需要包地（因為有噪聲，本質就是怕它影響到別人，或者怕別人影響到他）。盡可能不穿孔，以為一個過孔會有0.5pF的寄生電容，另外，走線粗細要一致
晶振的選擇和PCB布局（一）
晶體的選擇和PCB板布局會對VCXO、CLK發生器的性能參數產生一定的影響。選擇晶體時，除了頻率、封裝、精度和工作溫度范圍，在VCXO應用中還應注意等效串聯電阻和負載電容。串聯電阻導致晶體的功耗增大。阻值越低，振蕩器越容易起振。
負載電容是晶體的一個重要參數，首先，它決定了晶體的諧振頻率。一般晶體的標稱頻率指的是其并聯指定負載電容后的諧振頻率。應當指出，此處的標稱頻率是當CL等于指定負載電容時利用公式（1）計算出的值，但不是利用計算出的值。
因此，VCXO的調諧范圍與CL的值緊密相關。當負載電容值較小時，VCXO的調諧范圍限制在上端；同樣，電容值較大時，調諧范圍將限制在下端。負載電容的適當取值取決于VCXO的特性。例如，MAX9485設計中，為了均衡調諧范圍、調諧曲線中點、同時簡化電路板設計，我們選擇Ecliptek （ECX-5527-27）具有14pf負載電容的27MHz晶體。
使用這樣的晶體時，MAX9485具有±200ppm的牽引范圍。應該指出，封裝會導致晶體牽引范圍的差異。一般金屬殼封裝比表貼器件（SMD）的牽引范圍更大。但是最近DAISHINKU公司生產的一款新SMD晶體可達到與金屬殼晶體近似的牽引范圍。我們測試了這款SMD晶體（DSX530GA），發現外接兩個4pf的并聯電容時可以實現±200ppm頻率牽引范圍。