74LS08應用電路（三）

經過主放大電路處理后的脈沖信號雖然幅度較為理想，但脈沖寬度仍然較小，最小脈寬只有1ms.而A/D轉換需要一定的時間，要采到脈沖的尖峰需要對峰值電壓進行保持，同時向DSP提出中斷請求信號，使DSP響應中斷并啟動A/D轉換，轉換結束后DSP使采樣保持器復原為采樣狀態，實現系統的邏輯控制，本文設計的峰值保持電路如圖所示。

如圖5所示，U4是芯片LF398，它是美國半導體公司研制的集成采樣保持器。它只需外接一個保持電容就能完成采樣保持功能，其采樣保持控制端可直接接于TTL，CMOS邏輯電平。U1和U2是高速電壓比較器LM311，U3是上升沿觸發的雙D觸發器，U5是與門74LS08.經過主放大電路處理后的脈沖信號一路輸入到閾值比較器U1，另一路輸入到由比較器U2組成的峰值檢測電路（R3C1組成延遲電路與U2反向輸入端輸入的脈沖信號進行比較，用于判斷脈沖信號的峰值是否到來），還有一路輸入到采樣保持器LF398，而且LF398的輸出接到DSP內ADC模塊的ADCINA0引腳上。

當電壓脈沖信號幅度大于閾值電壓Vref（調試過程中設定Vref為0.5V，電壓低于0.5V的即可認為是噪聲而不予考慮），比較器U1輸出高電平，產生上升沿，上升沿再觸發U3A，它的Q端輸出高電平和峰值未來到時U3B的Qˉ端相與得高電平，去控制LF398的采樣控制端進入采樣狀態。當脈沖信號到達峰值后，比較器U2輸出高電平，得到上升沿，上升沿再觸發U3B，它的Qˉ端輸出低電平，U5輸出低電平，LF398進入保持狀態。U3B的Qˉ端輸出的下降沿作為DSP捕獲單元CAP3中斷的啟動信號，CAP3發出信號去啟動ADC，當A/D轉換結束后，DSP的GPIO口輸出一個低電平作為U3的清零信號CLR，雙D觸發器74LS74清零后，LF398的采樣控制端重新進入采樣狀態，準備保持下一個脈沖的峰值。