隨著行動裝置成為市場主流，以及不斷攀升的能源成本和環保意識的提高，功耗（power consumption）已成為設計人員最關心的議題。功耗大抵可分為兩部分，其一是靜態（static）或漏電（leakage）功耗，當元件處于待機狀態時該情況自然會產生；其二是動態功耗（dynamic power），指的是元件切換過程中所產生的功率消耗。就降低功耗而言，兩者都是設計上重要的議題；而這份報告主要是探討動態功耗及如何改善其相關的度量（metric）。

　　傳統設計中的另一層考量

　　過去數十年來，設計人員運用合成（synthesis）設計塬則進行設計，如此可產生同步時脈（synchronous clock-based）的架構。在這樣的設計方法下，所有的邏輯電路轉換由透過時脈網路分配的主時脈所支配。若最長的邏輯路徑（logic path）超過主時脈的週期時間，則設計人員必須設法減緩時脈，或者加快長路徑的速度。為了最有效地權衡兩者，設計人員會使用靜態時序分析工具，進行最長路徑的運算及邏輯電路的最佳化，直到他們達成所預定的時序頻率。

　　以上所述是當今設計所運用的基本方法論，它的效果不錯、能達成每個技術節點的速度優化，而且極為可靠。然而就當今的設計環境來說，其主要的缺點是它把面積（area）和功率列為第二和第叁考量順位，但以目前消費者對于更小、更快速且強調功能特色裝置的迫切需求而言，設計人員不能再把面積與功率視作次要的設計目標，而是必須審慎評估及改善這兩項度量，以滿足當今的設計要求。

　　當我們在進行同步設計分析并將動態功耗納入考慮時，可以辨識出兩種造成過度功率耗損的塬因。其中之一是時脈分配（clock distribution），它能確保所有的邏輯電路與主時脈同步。整個時脈結構上的時脈偏移對于晶片的效能有直接的影響，因此必須設法將時脈延遲及偏移的發生降至最低。儘管上述架構允許設計人員提高時脈頻率（及效能），但它也會消耗掉20％到60％的晶片功率，且需要大量的半導體空間。換句話說，這種設計方法雖然效率高但成本也高，特別是在功率方面。

　　同步設計也意味著電路中的所有轉換會「聚集（bunch up）」在時脈邊緣。舉例來說，在每個有效時脈邊緣上，所有發生在邏輯路徑的轉換會同時被執行，而當條件順著組合邏輯鏈（combinatorial logic chain）被滿足后，這些轉換就會逐漸停止。若以圖示表示，該現象可用鋸齒波形來呈現。而大多數的動態功率就是在這樣的執行過程中被消耗掉的，直到路徑末端幾乎沒有功率被消耗為止。若是在最佳時序的狀態下，則最后的轉換應當在下一個時脈進行前就減弱。

　　就時序（timing）而言，該方法論的效果不錯，若能妥善分配週期中的轉換以及消除鋸齒波形，則在任何時間點所需的最大功率將會大幅降低，幅度約30％到50％左右。這是因為電源供應線不需要處理每個時脈周期（clock cycle）一開始產生的眾多元件切換所帶來的電流突波（power surge），也因此可以減少面積并降低功率的浪費。

　　有一個簡單但不切實際的解決方式是，建立一個帶有適當延遲的客製邏輯電路（custom logic）去達成每個輸出點所欲達到的功能，藉此妥善調整功率的分派。這個做法可以讓速度變得很快，有點類似讓單一印表機對上單一電腦，而不是透過區域網路讓多個使用者共享一臺印表機的資源。然而這樣的架構需要大量的面積、邏輯電路及功率才能恰當的運作。我們相信一定有其他更好的方式能達成時序、效能、功率及面積的目標，同時又能符合經測試且有效率的合成設計方法（methodology of synthesis-based design）。