提升省電效率的方法

　　時脈閘控（clock gating）是用來在同步設計環境中，達成較佳動態功耗效能的最常見技術。時脈閘控本身即是違反傳統的同步設計規則，而當今很多工具便是利用這樣的「漏洞（loophole）」成功地改善功耗的問題。利用時脈閘控技術，除非輸入至正反器（flip-flop）的資料遭到改變，否則正反器將不會接收到時脈訊號， 如此一來可以避免把功率浪費在正反器單元中，以及避免把功率用在受到閘控的任何時脈樹部分。因此，當前的設計工具大量利用時脈閘控達成大幅降低動態功耗的目的。

　　在任何復雜的邏輯錐（cone of logic）中，當路徑進一步到達邏輯錐區時，很多轉換便會被封鎖住，而無法透過時脈閘控來抑制。其中有些轉換可作為「資料閘控（data gating）」用，而這個時候便能識別出，那些在不影響電路輸出情況下進行轉換的邏輯電路。常見的例子像是在某些時間點未被使用的操作輸入，或是在週期中進行改變的記憶體讀取地址。平息這類型的轉換將大幅降低電路中耗費功率的轉換，同時對時序造成的影響也最小。進而使得該電路變得更省電。

　　將功耗降至最低的工具

　　為了進一步提升效率，設計人員必須在架構層級（architectural level）進行最新技術的運用。新思科技DesignWare minPower Components在各式環境中，都能盡可能地以耗用最低功率的方式運作。架構上來說，這些元件是在最省電的配置下被執行，它們用來執行各自的功能，同時將耗用功率但無產出的假性轉換的數量降至最低。而透過Design Compiler Ultra （DC Ultra）改善實作過程中的架構性選擇（區域時序及交換動作都可被納入考量），minPower Components可為所有運算環境提供最佳架構性解決方案。

　　此外，分析顯示，由于其大型的電路尺寸及頻繁的交換活動，資料路徑電路（datapath circuits ）經常耗用大量的動態功率。而對于必須維持電源開啟一段時間的電路而言，這類的影響也就越顯著。為了降低這些電路的功耗，DesignWare minPower Components包含了一系列具有轉換機率成本的資料路徑架構。當使用DesignWare minPower Components IP及DC Ultra流程，它能讓資料路徑產生器計算每個架構及編碼決策的功率，進而讓DC Ultra產生可以平息交換活動的路徑資料架構、限制錯誤的產生及傳遞，以及利用較高比例的低漏元件資源。

　　DesignWare minPower Components亦附有利用轉換機率（transition probabilities）的功率模型，不論所提供的實際交換動作是使用者定義或是來自交換動作互換格式（Switching Activity Interchange Format，SAIF）中的模擬向量，DesignWare minPower Components都可根據交換的內容，進行資料路徑架構的最佳配置。它可以以最佳的方式重新排列資料路徑樹（datapath tree）及改變運算編碼，以便停止交換動作及錯誤的產生，進而減少功耗。

　　該高層級優化技術還可以協助設計人員根據個別設計的特性達到功率的節省。資料路徑架構可以讓設計達成友善的資料路徑閘控，且當資料無效時可讓設計人員關閉整個路徑資料區塊的交換。該路徑資料架構是依照可利用嵌入閘控邏輯進行配置的結構所設計，如此可以排除對于外部隔絕閘的需求，因為這類的需求經常會降低時序的特性。

　　另外，在現有的低功耗設計流程中如果採用DesignWare minPower Components也相當地簡明易懂。例如時脈閘道技術、低功率合成以及利用多層臨界電壓降低漏電等方式仍然可以搭配使用，以生產更省電的設計。

　　結論

　　在設計技術持續演進的過程中，動態功耗仍是低功耗設計的重要議題。任何晶片的功能都是透過邏輯電路的轉換來達成，而這些轉換會耗用掉功率。省電效率對當今復雜的晶片來說是如此重要，以致于設計人員必須不斷尋找新的方式，在耗費最小功耗的前提下達成最大的效益。傳統的同步設計方法論仍有運用的空間，但結合非同步設計、資料敏感度，及較高層級方式的混合式解決方案，也不失為一個好的折衷方式，而這類的解決方案有仍待設計人員的持續探索。