摘 要： 現場可編程邏輯門陣列（FPGA）應用于圖像處理時，需要對數據中的圖像信息進行準確的提取。設計中，FPGA中解壓縮功能需要對壓縮數據中的圖像信息進行提取。根據壓縮格式，設計了一種基于狀態機的圖像信息提取模塊，并且在XST（Xilinx官方綜合工具）以及Synplify pro兩個綜合環境下進行了仿真驗證。通過對比仿真結果的差異，嘗試分析設計的寄存器傳輸級視圖（RTL視圖），并找出了影響狀態機工作的關鍵要素。強調了代碼風格對FPGA設計的重要性。
?

0 引言

　　狀態機是數字系統設計中的重要組成部分，是FPGA實現高效率高可靠性邏輯控制的重要途徑。在實際工程應用中，狀態機工作是否正常決定著系統能否穩定工作。本文設計了一個基于狀態機的圖像信息提取模塊，通過對該設計的仿真，分析了狀態機設計中的狀態競爭、鎖存器的引入以及綜合工具誤判等常見情況。強調了代碼規范對于FPGA設計的重要性。

1 設計背景及思路

　　基于相機的實時圖像目標仿真系統可以產生實時的虛擬目標圖像流，因而被用于光電經緯儀等圖像跟蹤系統的開發調試。目標仿真系統中虛擬目標是經過DSP以一定的壓縮格式壓縮后儲存于DDR中的，FPGA通過SRIO與DSP通信，讀取壓縮后的目標圖形數據，經過FPGA內部解壓縮與現實背景疊加輸出。該系統中使用灰度圖像作為圖像源。其簡化結構圖如圖1所示。

目標圖像示意圖如圖2所示，虛擬目標圖形以水平方向的線段形式壓縮，整個壓縮后的目標圖形由n條線段組成，每條線段包含該線段的起始行列號、像素點數以及各像素點的像素值。其中每一幀的第一條線段還包含這幀圖像壓縮后的大小，壓縮大小為32 bit。行列號、像素數以及各像素點的像素值均以16 bit表示。

FPGA對虛擬目標圖像進行復原時，最主要的是對壓縮數據中的目標圖形的各類信息進行提取，行列號代表著目標圖形的位置信息，壓縮大小以及像素數表示目標圖形的大小信息，像素值則代表各點的灰度信息。本文以有限狀態機為基礎設計了基于狀態機的壓縮圖像信息提取模塊。

首先需要確定狀態機的狀態數。壓縮圖像信息提取模塊的目的在于將壓縮圖像的信息進行分別提取，因此根據壓縮的數據格式須將數據分為5塊進行提取，分別為一幀壓縮圖像大小（frame_size，32 bit）、每條線段的起始行號（row_no，16 bit）、起始列號（column_no，16 bit）、每條線段的像素數（row_size，16 bit）以及分別的像素值（pic_element，16 bit）。考慮到16 bit的位寬，須將一幀壓縮圖像大小（frame_size）進行兩次提取，由于空閑狀態的存在，共設置7個狀態，分別為：wait_state（S0）、frame_s_state1（S1）、frame_s_state2（S2）、row_no_state（S3）、column_no_state（S4）、row_s_state（S5）、pic_element_state（S6）。

需要注意的是壓縮數據中frame_size只存在于第一條線段，因此frame_size的提取在一幀數據中只進行一次。根據數據大小以及每行像素數，可以設置相應的狀態轉移條件，相應的信號如表1所示。

壓縮數據在幀聲明信號到來之后開始傳輸，當幀聲明信號到來時，狀態機進入等待狀態（S0），隨后便開始依次提取第一條線段中的信息，包括幀大小的前16 bit，幀大小的后16位，行號、列號、像素數（即依次進入S1、S2、S3、S4、S5狀態），接著將r_done信號拉高，并且開始提取像素值數據（即進入S6狀態）直至下一線段到來，第二條線段到來時r_done信號拉低，提取第二條線段的行號（即從S6跳轉到S3狀態），其余步驟與第一條線段相同，直至一幀信號傳輸完成（即f_done拉高），狀態機跳轉置等待狀態（S0）。根據上述分析，狀態轉移圖如圖3所示。