（2）VDD加電情形

　　由于CMOS IC在正常工作時，其VDD是偏壓在一同定的電壓（例如5伏特）。但是在加電瞬間，VDD電壓自0伏特逐漸上升到5伏特，這就是一般所謂power-on瞬時。在這power-on瞬時，要保持STFOD器件在這power-on情形下仍保持關閉，但在：ESD放電情形下導通，可通過RC時間常數的設計來達到此目的。因為VDD power-on電壓上升時間是約1ms左右，但ESD電壓的上升時間約10ns，因此把ESD偵測電路的RC時間常數設在0．1～1．0us之間，它便可以分辨出VDD Power-on與ESD）放電兩種不同的工作情形。

　　5 全芯片ESD保護架構

　　ESD保護電路的安排必須全方位地考慮到ESD測試的各種組合，因為一顆IC的ESD失效閾值定義為整顆IC所有引腳在各種測試模式下，最低的ESD耐壓值。因此，一個全芯片ESD保護電路的安排要如圖6所示，輸入輸出PAD要能夠抑制PS、NS、PD、ND四種模式的靜電放電，另外，VDD到VSS也要有ESD保護電路。

　　根據實際需要，結合上述各種ESD保護結構，我們提出了一種新穎的深亞微米CMOS IC全芯片ESD保護架構如圖7。其中，輸入輸出PAD外圍ESD保護電路都采用改進的SCR結構。其中，輸入PAD外圍我們選用基于互補式LVTSCR結構設計的ESD保護電路，考慮對下級芯片輸入信號的影響，輸出PAD上采用抗噪聲能力較強HINSCR和HIPSCR器件。實測表明，它們對發生在輸入輸出PAD上PS、PD、NS和ND四種模式的ESD都起到了很好的抑制作用。

　　對于VDD與VSS之間的ESD保護電路設計，一方面，要兼顧內部電路版岡設計規則和先進的工藝要求，保護電路在能夠實現保護目的的同時，還要盡量節省版圖面積；另一方面，由于電源地線較長，VDD與VSS上的寄生電阻電容也較大，如果保護電路的擺放位置離：ESD發生位置較遠，其保護作用就會因卜述寄生參數影響而削弱。因此ESD保護電路在芯片中的布局也同樣重要。基于以卜考慮我們采用了節省芯片面積的sTFOD結構ESD偵測電路，該電路可完全按照內部芯片的版岡設計規則設計實現，而且不必增加工藝版次。保護電路的安放參照了一套現成的ESD布局設計規則，其布局如圖7所示，圍繞電源地線均勻地放在芯片四周，巧妙地避免了電源地線之間寄生參數的負面影響。

　　該全芯片ESD防護設計架構已實際地被用來改善某一IC產品的ESD耐壓能力。該IC產品原本ESD耐壓能力，在輸入／輸出腳對VDD／VSS ESD放電測試情形下只能承受1 000V的ESD，在腳對腳的ESD放電測試情形下只能承受500V的ESD。經過圖7的應用之后，該IC的ESD耐壓能力，在輸入／輸出腳對VDD／VSS ESD測試下能承受到4000V以上的ESD，在腳對腳ESD測試下能承受到3000V以上的ESD。該全芯片ESD架構在小布局面積下提供了有效而又高水平的ESD保護能力。

　　6 結論

　　ESD的防護是整顆集成電路的問題，而不只是輸入輸出PAD或電源地PAD的問題，即使各個PAl）都有很好的ESD防護能力，不見得整顆集成電路就有很高的ESD防護能力。采用適當的全芯片（whole-chip）防護架構設計，才能真正提升整顆集成電路的ESD防護能力。本文采用改進SCR結構和STFOD器件，提出了一個新穎的深亞微米CMOS IC全芯片ESD保護架構，該架構節省了布局面積，實現了對整個芯片全方位的ESD保護。