您的位置：電子發(fā)燒友網(wǎng) > 電子技術(shù)應(yīng)用 > 實(shí)驗(yàn)中心 > 編程實(shí)驗(yàn) >
BJ-EPM CPLD開發(fā)板：VHDL入門例程4(2)
2012年05月16日 11:04 來源：本站整理 作者：秩名 我要評(píng)論(0)
architecture SEG_DISPLAY of LED_SEG7 is
signal cnt640ms: STD_LOGIC_VECTOR (24 downto 0); --640ms計(jì)數(shù)寄存器
signal num: STD_LOGIC_VECTOR (3 downto 0); --每640ms遞增數(shù)值寄存器
begin
--640ms計(jì)數(shù)
process(Clk,Rst_n)
begin
if (Rst_n = '0') then --異步復(fù)位
cnt640ms <= b"0" & x"000000";
elsif (Clk'event AND Clk = '1') then --時(shí)鐘上升沿
if (cnt640ms < 10#32000000#) then --320ms計(jì)數(shù)
cnt640ms <= cnt640ms+1;
else
cnt640ms <= b"0" & x"000000";
end if;
end if;
end process;
--產(chǎn)生每640ms遞增的0-F值
process(Clk,Rst_n)
begin
if (Rst_n = '0') then --異步復(fù)位
num <= x"0";
elsif (Clk'event AND Clk = '1') then --時(shí)鐘上升沿
if (cnt640ms = 10#32000000#) then --320ms計(jì)數(shù)
num <= num+1;
end if;
end if;
end process;
本文導(dǎo)航
- 第 1 頁：BJ-EPM CPLD開發(fā)板：VHDL入門例程4(1)
- 第 2 頁：數(shù)碼管段選譯碼顯示
- 第 3 頁：段選顯示值譯碼
標(biāo)簽：VHDL(159)分頻計(jì)數(shù)器(5)J-EPM CPLD(4)
