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      FPGA技術驛站

      文章：121 被閱讀：38.7w 粉絲數：26 關注數：0 點贊數：3

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      如何給每個RM添加約束？對RM添加約束的步驟有哪些呢？

      在常規非DFX（Dynamic Function eXchange）的Vivado設計中，我們可能會....
      的頭像 FPGA技術驛站 發表于 08-17 09:22 ?717次閱讀
      如何給每個RM添加約束？對RM添加約束的步驟有哪些呢？

      如何對傳統的非DFX設計進行調試呢？

      對傳統的非DFX設計進行調試時，一個重要環節是插入ILA（Integrated Logic Anal....
      的頭像 FPGA技術驛站 發表于 08-10 09:07 ?899次閱讀
      如何對傳統的非DFX設計進行調試呢？

      時鐘偏移對時序收斂有什么影響呢？

      FPGA設計中的絕大部分電路為同步時序電路，其基本模型為“寄存器+組合邏輯+寄存器”。同步意味著時序....
      的頭像 FPGA技術驛站 發表于 08-03 09:27 ?1376次閱讀
      時鐘偏移對時序收斂有什么影響呢？

      基于HLS之任務級并行編程

      ? HLS任務級編程第一篇文章可看這里： HLS之任務級并行編程 HLS的任務級并行性（Task-l....
      的頭像 FPGA技術驛站 發表于 07-27 09:22 ?1217次閱讀
      基于HLS之任務級并行編程

      淺析HLS的任務級并行性

      HLS的任務級并行性（Task-level Parallelism）分為兩種：一種是控制驅動型；一種....
      的頭像 FPGA技術驛站 發表于 07-27 09:21 ?896次閱讀
      淺析HLS的任務級并行性

      異步復位同步釋放有多個時鐘域時如何處理 異步復位同步釋放的策略

      對于從FPGA外部進來的信號，我們通常采用“異步復位同步釋放的策略”，具體電路如下圖所示。
      的頭像 FPGA技術驛站 發表于 07-20 09:04 ?1857次閱讀
      異步復位同步釋放有多個時鐘域時如何處理 異步復位同步釋放的策略

      如何讓同一層次的模塊在布局時更緊湊一些

      在時序分析時，我們常會碰到的一類現象是：關鍵路徑上的邏輯單元過于分散，導致布線延遲過大，從而造成時序....
      的頭像 FPGA技術驛站 發表于 06-15 09:26 ?411次閱讀
      如何讓同一層次的模塊在布局時更緊湊一些

      讓同一層次的模塊在布局時更緊湊一些的方法

      在時序分析時，我們常會碰到的一類現象是：關鍵路徑上的邏輯單元過于分散，導致布線延遲過大，從而造成時序....
      的頭像 FPGA技術驛站 發表于 06-15 09:23 ?1348次閱讀
      讓同一層次的模塊在布局時更緊湊一些的方法

      時鐘抖動的幾種類型

      先來聊一聊什么是時鐘抖動。時鐘抖動實際上是相比于理想時鐘的時鐘邊沿位置，實際時鐘的時鐘邊沿的偏差，偏....
      的頭像 FPGA技術驛站 發表于 06-09 09:40 ?2104次閱讀
      時鐘抖動的幾種類型

      時鐘抖動會影響建立時間和保持時間違例嗎？

      首先，我們需要理解什么是時鐘抖動。簡而言之，時鐘抖動（Jitter）反映的是時鐘源在時鐘邊沿的不確定....
      的頭像 FPGA技術驛站 發表于 06-02 09:09 ?1998次閱讀
      時鐘抖動會影響建立時間和保持時間違例嗎？

      跨時鐘域電路設計總結

      跨時鐘域操作包括同步跨時鐘域操作和異步跨時鐘域操作。
      的頭像 FPGA技術驛站 發表于 05-18 09:18 ?711次閱讀
      跨時鐘域電路設計總結

      跨時鐘域電路設計：多位寬數據通過FIFO跨時鐘域

      FIFO是實現多位寬數據的異步跨時鐘域操作的常用方法，相比于握手方式，FIFO一方面允許發送端在每個....
      的頭像 FPGA技術驛站 發表于 05-11 14:01 ?2955次閱讀
      跨時鐘域電路設計：多位寬數據通過FIFO跨時鐘域

      多位寬數據通過握手方式跨時鐘域

      對于多位寬數據，我們可以采用握手方式實現跨時鐘域操作。該方式可直接使用xpm_cdc_handsha....
      的頭像 FPGA技術驛站 發表于 05-06 09:22 ?1106次閱讀
      多位寬數據通過握手方式跨時鐘域

      跨時鐘域電路設計：單周期脈沖信號如何跨時鐘域

      參數REG_OUTPUT用于確定是否對最終輸出信號寄存；參數RST_USED用于確定是否使用復位信號....
      的頭像 FPGA技術驛站 發表于 04-20 09:38 ?1381次閱讀

      單位寬信號如何跨時鐘域

      單位寬（Single bit）信號即該信號的位寬為1，通常控制信號居多。對于此類信號，如需跨時鐘域可....
      的頭像 FPGA技術驛站 發表于 04-13 09:11 ?1288次閱讀

      FPGA設計中的反饋路徑可以怎么優化呢？

      在FPGA設計中，我們可能會碰到這樣的路徑，如下圖所示。圖中兩個輸入數據為64位，寄存一拍后給到二選....
      的頭像 FPGA技術驛站 發表于 03-24 15:56 ?1470次閱讀

      基于20nm工藝制程的FPGA—UltraScale介紹

      UltraScale是基于20nm工藝制程的FPGA，而UltraScale+則是基于16nm工藝制....
      的頭像 FPGA技術驛站 發表于 03-09 14:12 ?6617次閱讀

      基于28nm工藝制程的7系列FPGA

      7系列FPGA是基于28nm工藝制程。在7系列FPGA中，每個輸入/輸出區域（I/O Bank）包含....
      的頭像 FPGA技術驛站 發表于 03-03 09:46 ?1985次閱讀

      縮短Vivado編譯時間之審視時序約束描述

      在描述時序約束時，一個重要的原則是確保約束簡潔高效。簡潔高效意味著約束只針對指定的對象，即約束對應的....
      的頭像 FPGA技術驛站 發表于 02-23 09:03 ?1375次閱讀

      三個對分析編譯時間非常有效的Tcl腳本

      同時最好將該腳本與待分析的dcp放置在同一目錄下，這樣在讀取dcp時就只用提供當前工作目錄即可。
      的頭像 FPGA技術驛站 發表于 02-10 15:00 ?1564次閱讀
      三個對分析編譯時間非常有效的Tcl腳本

      Vivado里如何手動調整編譯順序

      通常情況下，一旦創建好Vivado工程，添加了相應的RTL文件，Vivado會自動找到設計的頂層文件....
      的頭像 FPGA技術驛站 發表于 01-06 09:27 ?3961次閱讀

      關于Vivado Non-project，我們應知道的一些問題

      Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tc....
      的頭像 FPGA技術驛站 發表于 12-15 13:51 ?2031次閱讀

      如何管理約束文件？

      約束文件是FPGA設計中不可或缺的源文件。那么如何管理好約束文件呢? 到底設置幾個約束文件? 通常情....
      的頭像 FPGA技術驛站 發表于 12-08 13:48 ?1359次閱讀

      理解Vitis HLS默認行為

      相比于VivadoHLS，Vitis HLS更加智能化，這體現在Vitis HLS可以自動探測C/C....
      的頭像 FPGA技術驛站 發表于 11-24 11:42 ?1815次閱讀

      Vivado里如何使用模糊性的位置約束？

      提到位置約束，我們會想到手工布局的方式，即畫Pblock，將指定模塊放入相應Pblock內，這既是面....
      的頭像 FPGA技術驛站 發表于 11-17 11:47 ?2182次閱讀

      如何理解HLS Block-level輸入輸出信號之間的時序關系

      默認情況下，VitisHLS會對待綜合的C函數使用ap_ctrl_hs接口，這其實是一種握手方式。在....
      的頭像 FPGA技術驛站 發表于 11-11 11:54 ?917次閱讀

      用HLS實現PID控制器

      PID控制器（比例-積分-微分控制器），由比例單元（Proportional）、積分單元（Integ....
      的頭像 FPGA技術驛站 發表于 11-03 11:43 ?1091次閱讀

      Xilinx推出了新一代功耗評估工具：PDM

      PDM支持兩種使用流程：手工流程和導入流程。手工流程要求工程師手動輸入各種參數，如時鐘頻率、翻轉率、....
      的頭像 FPGA技術驛站 發表于 10-27 13:34 ?3704次閱讀

      AIE支持哪兩種類型的RTP

      AIE Kernel有時需要由外部提供參數更新kernel行為，此時就要用到RTP（Run-Time....
      的頭像 FPGA技術驛站 發表于 07-21 14:29 ?1160次閱讀

      Vivado Synthesis模塊化的設計方法

      全局綜合（Global Synthesis）全局綜合意味著整個設計在一個Synthesis Desi....
      的頭像 FPGA技術驛站 發表于 07-15 11:39 ?2013次閱讀